Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Архитектура и структурная организация микроконтроллеров семейства CORTEX-M. Учебное пособие
.pdf
51
ла в битах Cfg_REG_CHS[4:0] и сбросить бит Cfg_REG_CHCH в 0. В этом слу-
чае процесс последовательного преобразования будет выполняться только для
выбранного канала.
При необходимости контроля нахождения оцифрованных значений в до-
пустимых пределах можно задать нижнюю и верхнюю допустимые границы в
регистрах ADCx_L_LEVEL и ADCx_H_LEVEL. При этом если установлен бит
Cfg_REG_RNGC, то в случае, если результат преобразования выходит за гра-
ницы, выставляется флаг Flg_REG_AWOIFEN, а в регистре результата будет
полученное значение.
Для ускорения оцифровки одного канала можно использовать оба АЦП,
запускаемые с задержкой одного относительно другого по времени. Время за-
держки запуска второго АЦП задается битами Delay_ADC. При этом задержка
Delay_ADC определяется в тактах CPU_CLK, независимо от того на какой ча-
стоте ADC_CLK или CPU_CLK идет само преобразование. Для одновременно-
го запуска процесса преобразования необходимо установить бит
Cfg_Sync_Conver и запустить процесс преобразования установкой бита
Cfg_REG_GO. Синхронный запуск двух АЦП может работать также и в режиме
автоматического повторения преобразования нескольких каналов.
Помимо оцифровки сигналов с выводов PD0 – PD15 АЦП1 может быть
использован для преобразования сигналов от встроенного источника опорного
напряжения и встроенного датчика температуры. Для этого необходимо в битах
Cfg_REG_CHS установить значение 30 для подключения источника опорного
напряжения и значение 31 для подключения блок датчика температуры. Далее
включить блок датчика температуры и источник опорного напряжения, устано-
вив бит TS_EN в 1, и запустить преобразование.
Автоматическое повторение преобразования сигналов датчика темпера-
туры и источника опорного напряжения могут выполняться только поодиночке.
Для автоматического повторения преобразования сигнала источника опорного
напряжения можно в регистре ADC1_CHSEL выбрать только 30 канал и уста-
новить бит Cfg_REG_CHCH в 1, либо установить номер 30-го канала в битах
52
Таблица 4.13
Время заряда внутренней емкости АЦП и время преобразования
DelayGo[2:0]
Дополнительная за-
держка перед нача-
лом преобразования
Общее время заряда емко-
сти АЦП перед началом
преобразования
Общее время преобразования
АЦП
000
1 x CPU_CLK
4 x CLK + 1 x CPU_CLK
28 x CLK + 1 x CPU_CLK
001
2 x CPU_CLK
4 x CLK + 2 x CPU_CLK
28 x CLK + 2 x CPU_CLK
010
3 x CPU_CLK
4 x CLK + 3 x CPU_CLK
28 x CLK + 3 x CPU_CLK
011
4 x CPU_CLK
4 x CLK + 4 x CPU_CLK
28 x CLK + 4 x CPU_CLK
100
5 x CPU_CLK
4 x CLK + 5 x CPU_CLK
28 x CLK + 5 x CPU_CLK
101
6 x CPU_CLK
4 x CLK + 6 x CPU_CLK
28 x CLK + 6 x CPU_CLK
110
7 x CPU_CLK
4 x CLK + 7 x CPU_CLK
28 x CLK + 7 x CPU_CLK
111
8 x CPU_CLK
4 x CLK + 8 x CPU_CLK
28 x CLK + 8 x CPU_CLK
Cfg_REG_CHS[4:0] и сбросить бит Cfg_REG_CHCH в 0. При этом должны
быть также установлены биты TS_BUF_EN и SEL_VREF. Для автоматического
повторения преобразования сигнала датчика температуры в регистре
ADC1_CHSEL необходимо выбрать только 31 канал и установить бит
Cfg_REG_CHCH в 1, либо установить номер 31-го канала в битах
Cfg_REG_CHS[4:0] и сбросить бит Cfg_REG_CHCH в 0. При этом должны
быть также установлены биты TS_BUF_EN и SEL_TS.
Длительность процесса преобразования определяется суммой времени за-
ряда внутренней входной емкости до уровня внешнего сигнала и времени собственно преобразования в АЦП уровня заряда внутренней емкости в цифровой
код. Время заряда емкости определяется соотношением номинальной внутрен-
ней емкости, входным сопротивлением тракта АЦП и выходным сопротивлени-
ем источника сигнала. Время, выделяемое для заряда емкости, может быть за-
дано числом тактов CPU_CLK в поле DelayGo[2:0] независимо от того какая
частота CLK используется для синхронизации АЦП (CPU_CLK или
ADC_CLK). В таблице 4.13 представлены варианты задания времени заряда
емкости и общее время преобразования АЦП.
Цифро-аналоговые преобразователи
В микроконтроллере реализованы два 12-битных канала ЦАП, которые
могут использоваться для преобразования двух цифровых кодов, заданных в
регистрах DAC1_ DATA, DAC2_ DATA, в два аналоговых выходных сигналов напряжения на выводах порта E (см. рис. 4.3), которые должны быть скон-
53
Таблица 4.14
Регистры ЦАП
Смещение относи-
тельно базового ад-
реса 0x4009_0000
Название регистра
Описание регистра
0x00
CFG
Регистр управления DAC
0х04
DAC1_DATA
Регистр данных DAC1
0x08
DAC2_DATA
Регистр данных DAC2
Таблица 4.15
Форматы регистров ЦАП
Регистры
31-5
4 3 2 1 0
CFG
-
Cfg
SYNCA
Cfg
ON
DAC1
Cfg
ON
DAC0
Cfg
M
REF1
Cfg
M
REF0
31-28
27-16
15-12
11-0
DAC1_DATA
-
DAC1_DATA
[11:0]
-
DAC0_DATA
[11:0]
DAC2_DATA
-
DAC0_DATA
[11:0]
-
DAC1_DATA
[11:0]
фигурированы как аналоговые с отключенными внутренними подтяжками.
Настройка и управление работой ЦАП реализуются с использованием реги-
стров, представленных в таблице 4.14. Форматы регистров ЦАП приведены в
таблице 4.15.
Для включения ЦАП1 (ЦАП2) необходимо установить бит
Cfg_ON_DAC1=1 (Cfg_ON_DAC2 =1). Диапазон выходного сигнала ЦАП зави-
сит от опорного напряжения, подаваемого на ЦАП.
При работе от внутреннего источника опорного напряжения должен быть
сброшен бит Cfg_M_REFx=0, и на выходе соответствующего ЦАП формируется сигнал в диапазоне от 0 до напряжения питания AUCC.
В режиме работы с внешним источником опорного напряжения необходимо установить Cfg_M_REFx=1 и соответствующий ЦАП формирует выходное напряжение в диапазоне от 0 до значения напряжения на выводах PE10
(DAC1) или PE1 (DAC2).
При независимой работе ЦАП (бит Cfg_SYNC_A=0) после записи данных
в регистр данных DAC1_DATA (DAC2_DATA) на выводе PE9 (PE0) формиру-
54
Таблица 4.16
Регистры компаратора
Смещение относительно базового
адреса 0x4009_8000
Название регистра
Описание регистра
0x00
COMP_CFG
Регистр управления компаратора
0х04
COMP_RESULT
Регистр результата компаратора
0x08
COMP_RESULT_LATCH
Регистр результата компаратора - защелка
Таблица 4.17
Форматы регистров компаратора
Регистры
31…14
13
12
11
10…9 8 7…4 3 2 1 0
COMP_CFG
-
CMP
IE
Ready
INV
CCH
[1:0]
CREF
CVR
[3:0]
CVR
EN
CVRS
S
CVR
R
ON
31…3
2 1 0
COMP_RESULT
-
Rst_lch
Rslt_As
Rslt_Sy
31…1
0
COMP_RESULT
_LATCH
Rst_lch
ется уровень напряжения, соответствующий записанному значению. При син-
хронной работе ЦАП (бит Cfg_SYNC_A=1) данные для обоих ЦАП могут быть
обновлены одновременной записью в один из регистров DAC1_DATA или
DAC2_DATA.
Компаратор аналоговых сигналов
В микроконтроллере реализована схема компаратора (COMP), обеспечивающая следующие режимы работы:
сравнение сигнала с вывода IN1 с внутренним источником опорного напря-
жения;
сравнение двух сигналов с трех различных выводов микросхемы IN1, IN2,
IN3;
сравнение сигнала IN1, IN2, IN3 с внутренней шкалой напряжений;
формирование внутренней шкалы напряжений от питания микроконтролле-
ра и от внешних выводов.
Настройка и управление работой COMP реализуется с использованием
регистров, представленных в таблице 4.16. Форматы регистров COMP приведены в таблице 4.17.
Для включения компаратора необходимо установить бит ON в регистре
COMP_CFG в 1. Используемые выводы порта Е должны быть сконфигуриро-
55
ваны как аналоговые с отключенными внутренними подтяжками. После появления флага Ready компаратор готов к работе.
Компаратор имеет два входа «+», «-», на которые могут быть поданы сигналы от различных источников для сравнения. В режиме сравнения сигнала с
вывода IN1 с внутренним источником опорного напряжения на вход «+» компаратора подается сигнал IN1 (бит CREF=0), а на вход «–» - сигнал IVREF от
внутреннего источника опорного напряжения 1,2в (ССH=11). Если уровень на
входе «+» будет больше уровня на входе «–», то бит Rslt_As в регистре
COMP_RESULT установится в 1. Кроме этого по сигналу тактовой частоты
HCLK устанавливается бит Rslt_Sy. Флаг Rst_lch фиксирует событие появления
положительного сигнала сравнения и устанавливается в 1 до тех пор, пока не
будет считан регистр COMP_RESULT_LATCH.
Описание других режимов функционирования компаратора можно найти
в [1].
56
Рис. 5.1. Внешний вид платы 1986EvBrd_64
5. Демонстрационно-отладочная плата
На рис. 5.1 показан внешний вид платы 1986EvBrd_64 [2]. Установленные
на плату 1986EvBrd_64 компоненты показаны на рис. 5.2, а их описание содержится в табл. 5.1.
Назначение установленных на плате переключателей и клавиш:
–
SW1, SW2, SW3 — переключатели выбора режима загрузки (Boot
Select). Назначение переключателей приведено в табл. 5.2;
–
UP, DOWN, LEFT, RIGHT, SELECT — программируемые поль-
зователем клавиши;
–
RESET — сигнал аппаратного сброса микроконтроллера;
–
WAKEUP — сигнал внешнего выхода из режима Standby.
57
Рис.5.2. Компоненты платы 1986EvBrd_64
Плата 1986EvBrd_64 содержит два 30-контактных разъема X26 и
X27 (см. рис. 4.2, позиции 2 и 25), на которые выведены линии портов
микроконтроллера, общий провод (GND) и питание (+3.3 В, +5 В).
Подключение портов микроконтроллера к разъемам X26 и X27
показа-
но в табл. 5.2. Контакты каждого разъема сгруппированы в два ряда:
четные и нечетные номера выводов.
58
Таблица 5.1
Описание компонентов платы 1986EvBrd_64
Номер на
рис. 5.2
Описание компонентов платы 1986EvBrd_64
1
Контактирующее устройство для микроконтроллера 1986ВЕ92У. Микроконтроллер должен быть
установлен в спутник-держатель
2
Разъем Х27 портов A, E, F микроконтроллера
3
Разъем карты памяти microSD
4
Переключатели выбора режима загрузки
5
Разъем USB-B
6
Подстроечный резистор на 7-м канале АЦП
7
Разъем BNC внешнего сигнала на 7-м канале
АЦП
8
Разъем BNC внешнего сигнала на 1-м входе ком-
паратора
9
Разъем BNC выхода ЦАП2
10
Разъем Audio 3.5 мм выхода ЦАП2 через звуковой
усилитель
11
Батарея 3.0 В
12
13
Графический ЖК дисплей
128×64
Кнопка WAKEUP
14
Кнопки UP, DOWN, LEFT, RIGHT, SELECT
15
Кнопка RESET
16
Разъем питания 5 В
17
Фильтр питания
18
Разъем RS-232
19
Разъем CAN
20
Приемопередатчик RS-232 5559ИН4
21
Приемопередатчик CAN 5559ИН14
22
Разъем отладки JTAG-B
23
Набор светодиодов на порте C
24
Разъем отладки JTAG-А
25
Разъем Х26 портов B, C, D микроконтроллера
59
Таблица 5.2
Назначение переключателей выбора режима загрузки
S
W
1
S
W
2
S
W
3
Режим работы
0 0 0 Режим микроконтроллера, код исполняется
из флэш-памяти, начиная с адреса
0х0800_0000. Загрузка через разъем JTAG_B
0 0 1 Режим микроконтроллера, код исполняется
из флэш-памяти,
начиная с адреса
0х0800_0000. Загрузка через разъем
JTAG_A
0 1 0 Режим микропроцессора, код исполняется
из внешней памяти (EXT_ROM), начиная с
адреса 0х1000_0000. Загрузка через разъем
JTAG_B
0 1 1 Режим микропроцессора, код исполняется
из внешней памяти (EXT_ROM), начиная с
адреса 0х1000_0000. Загрузка через разъем
JTAG_A
1 1 0 Режим микропроцессора, код исполняется из
внешней памя
ти, начиная с адреса
0х1000_0000. Загрузка через UART2
Таблица 5.3
Подключение портов микроконтроллера к разъемам Х26, Х27
Контакт
Вывод МК/питание
Контакт
Вывод МК/питание
X26
X27 X26
X27
1 GND
GND 2 GND
GND
3 +3.3 В
+3.3 В
4 +3.3 В
+3.3 В
5 PD0 PA6
6 PD1
PA7
7 PD2 PA4
8 PD3
PA5
9 PD4 PA2
10 PD5
PA3
11 PD6 PA0
12
–
PA1
13 PB0
– 14
PB1
–
15 PB2 PE1
16 PB3
PE3
17 PB4
– 18
PB5
–
19 PB6 PF0
20 PB7
PF1
21 PB8 PF2
22 PB9
PF3
23 PB10 PF4
24 PC0
PF5
25 PC1 PF6
26 PC2
–
27 +5 В +5 В
28 +5 В
+5 В
29 GND
GND
30
GND
GND
60
Рис. 5.3. Функциональная схема платы
.
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]