лаба_11 / аппараты отчет
.docx
МИНИСТЕРСТВО ЦИФРОВОГО РАЗВИТИЯ,
СВЯЗИ И МАССОВЫХ КОММУНИКАЦИЙ РОССИЙСКОЙ ФЕДЕРАЦИИ
ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ
«САНКТ-ПЕТЕРБУРГСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ ТЕЛЕКОММУНИКАЦИЙ ИМ. ПРОФ. М.А. БОНЧ-БРУЕВИЧА»
(СПбГУТ)
ФАКУЛЬТЕТ КИБЕРБЕЗОПАСНОСТИ (КБ)
КАФЕДРА ЗАЩИЩЕННЫХ СИСТЕМ СВЯЗИ (ЗСС)
______________________________________________________________________________
Лабораторная работа №1
«Вычислительная техника. Quartus II. Создание
простейших цифровых схем»
Направление/специальность подготовки:
Выполнили: студенты группы
Цель работы:
Познакомиться с некоторыми возможностями системы автоматизированного
проектирования Quartus II, основами языка описания аппаратуры Verilog HDL
Задачи работы:
Разработать устройство согласно выданному техническому заданию;
Разработать схему устройства в графическом дизайне Quartus II;
Разработать описание устройства на языке Verilog HDL в Quartus II;
Рассмотреть работу устройства в симуляторе Quartus II.
Ход работы:
Синтезируемое КЦУ представлено в виде таблице(вариант 16). У
синтезируемого устройства имеется три входных сигнала(a, b[0], b[1])
и два выходных(r[1], r[0]).
Следующим этапом синтеза КЦУ является нахождение
аналитических выражения выходных сигналов от входных.
Входы |
Выходы |
||||
a |
b[0] |
b[1] |
r[1] |
r[0] |
|
0 |
0 |
0 |
1 |
0 |
|
0 |
0 |
1 |
0 |
0 |
|
0 |
1 |
0 |
1 |
1 |
|
0 |
1 |
1 |
1 |
0 |
|
1 |
0 |
0 |
1 |
0 |
|
1 |
0 |
1 |
1 |
0 |
|
1 |
1 |
0 |
1 |
1 |
|
1 |
1 |
1 |
0 |
0 |
|
Следующим этапом синтеза КЦУ является нахождение аналитического выражения выходных сигналов от входных.
Для определения выражений можно воспользоваться картами Карно.
Карта Карно для r[1]
Карта Карно для r[0]
По данным выражениям изобразим логическую схему устройства:
Временная диаграмма функционирования модуля lab11_sch:
Листинг модуля на языке Verilog HDL:
module Verilog1(
input a,
input [1:0] b,
output [1:0] r
);
assign r[1] = !b[1] | (a & !b[0]) | (!a & b[0]);
assign r[0] = (b[0] & !b[1]);
endmodule
Временная диаграмма функционирования модуля lab11_hdl:
RTL-схема lab11_sch (логическая схема):
RTL-схема lab11_hdl (код):
Заключение
В результате проделанной работы познакомился с некоторыми возможностями системы автоматизированного проектирования Quartus II, с основами языка описания аппаратуры Verilog HDL
Разработал устройство согласно выданному техническому заданию;
Разработал схему устройства в графическом дизайне Quartus II;
Разработал описание устройства на языке Verilog HDL в Quartus II;
Рассмотрел работу устройства в симуляторе Quartus II.
2025