sМИНОБРНАУКИ РОССИИ
Санкт-Петербургский государственный
электротехнический университет
«ЛЭТИ» им. В.И. Ульянова (Ленина)
Кафедра РС
отчет
по лабораторной работе № 4
по дисциплине «Цифровая электроника»
Вариант 7
Студент гр. 4404 |
|
Комарницкий М.С. |
Преподаватель |
|
Богданов Д.В. |
Санкт-Петербург
2026
1) Синхронный D-триггер:
module fourthd(clock,Data,q);
input clock, Data;
output q;
reg q;
always @(posedge clock)
q <= Data;
endmodule
Рисунок 1. Схема D-триггера в RTL Viewer
Рисунок 2. Работа схемы D-триггера без задержек
Рисунок 3. Работа схемы D-триггера при наличии задержек
Р
исунок
4. Плата D-триггера
2) Синхронный JK-триггер:
module fourthjk(clock,J,K,q);
input clock, J,K;
output q;
reg q;
always @(posedge clock)
if (J==1 && K==0)
q<=1;
else if (J==0 && K==1)
q<=0;
else if (J==1 && K==1)
q<=~q;
endmodule
Рисунок 5. Схема JK-триггера в RTL Viewer
Рисунок 6. Работа схемы JK-триггера без задержек
Рисунок
7. Работа схемы JK-триггера
при
наличии задержек
Рисунок 8. Плата JK-триггера
3)Устранение дребезга контактов JK-триггерa:
module fourthjk(clock,J,K,q);
input clock, J,K;
output q;
reg q;
reg [3:0] qa;
reg clock2;
always @(posedge clock)
begin
qa<=(qa+1)%1_000_000;
clock2=(qa==4'b0);
end
always @(posedge clock)
if (J==1 && K==0)
q<=1;
else if (J==0 && K==1)
q<=0;
else if (J==1 && K==1)
q<=~q;
endmodule
Рисунок 9. Схема JK-триггера с устранением дребезга в RTL Viewer
Рисунок 10. Плата JK-триггер с устранением дребезга
Вывод. В ходе лабораторной работы были созданы схемы синхронных D- и JK - триггеров в текстовом редакторе среды QUARTUS II, изучены их представления в RTL Viewer, построены временные диаграммы, иллюстрирующие работу устройства с задержкой по времени и без. Устранили дребезг контактов JK-триггера. Оба триггера были запрограммированы в отладочную плату.