Заключение
В результате лабораторной работы были собраны логические схемы
функций:F 22= A ((B C) D), F 21=( A (B C)) D, F 20=(( A B) C) D,
F 19= A (B (C D)). Была составлена таблица истинности для функций. Также были смоделированы работы данных схем в режимах «Timing»
и «Functional». Результаты моделирования были сравнены с таблицей истинности. Результаты совпали. Также были описаны схемы на языке SystemVerilog и так же промоделированы режимах «Timing» и «Functional». Данные принимаются младшими разрядами вперед. Результаты выдавались параллельным кодом при активном уровне read = 1. По переднему фронту clkout данные на выходах F19–F22. Результаты моделирования были сравнены с таблицей истинности. Результаты совпали. В соответствии с заданием, был реализован синхронный сброс, по убывающему фронту.
Было приведено описание HDL кода на SystemVerilog и его моделирования.
По описанию была собрана схема с помощью инструмента RTL Viewer.
11