4 семестр / Цифровая электроника / lab2_zif
.docxМИНОБРНАУКИ РОССИИ
Санкт-Петербургский государственный
электротехнический университет
«ЛЭТИ» им. В.И. Ульянова (Ленина)
Кафедра РС
отчет
по лабораторной работе №2
по дисциплине «Цифровая электроника»
Тема: Построение схемы заданной диаграммой Вейча
Вариант 13
Студент гр. 4493 |
|
Шевцов А.И. |
Преподаватель |
|
Овчинников М.А. |
Санкт-Петербург
2026
Цель работы:
Смоделировать при помощи графического редактора и языка Verilog цифровое устройство описываемое функцией, заданной в виде диаграммы Вейча
Задание:
1. Найти МДНФ переключательной функции, заданной в виде диаграммы Вейча:
2. Построить таблицу истинности найденной МДНФ.
3. Собрать в графическом редакторе схему цифрового устройства, работа которого описывается найденной ранее МДНФ.
4. Показать результат работы компонента RTL Viewer для схемы, смоделированной в графическом редакторе.
5. Смоделировать это же цифровое устройство в текстовом редакторе с помощью языка описания аппаратуры Verilog.
6. Показать результат работы компонента RTL Viewer для устройства, описанного с помощью языка Verilog.
7. Сравнить результаты работы компонента RTL Viewer для устройства, смоделированного в двух редакторах: графическом и текстовом.
8. Построить временные диаграммы при наличии и отсутствии задержек.
п. 1
Рис. 1 Диаграмма Вейча
Рис.2 Минимальное накрытие всех единиц
МДНФ:
п. 2
Таблица истинности МДНФ
X4 |
X3 |
X2 |
X1 |
|
|
|
|
|
|
f(V) |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
п.3
Схема соответствующего устройства
Рис. 3 Схема цифрового устройства
п.4
Результат RTL для схемы построенной в графическом редакторе
Рис. 4 Результат RTL для схемы построенной в графическом редакторе
п.5
Описание устройства на языке Verilog HDL module Verilog1(a1,a2,a3,a4,out); input a1,a2,a3,a4; output out;
assign out = (~a1 & a4)|(~a1 & ~a2)|(~a1 & ~a3); endmodule
п.6
Результат RTL для схемы построенной в текстовом редакторе
Рис. 5 Результат RTL для схемы построенной в текстовом редакторе
п.7
Результаты работы RTL одинаковые
п.8
Рис. 6 Временная диаграмма без задержки
Рис. 7 Временная диаграмма с задержкой
Значения сигнала out на диаграмме без задержки совпадают с значениями функции в таблице истинности МДНФ
Вывод: RTL Viewer определяет схему построенную в графическом и текстовом редакторах одинаково, так как временная диаграмма без задержки совпадает с таблицей истинности, схема смоделирована правильно и соответствует заданной диаграмме Вейча.