lab1_zif

МИНОБРНАУКИ РОССИИ

Санкт-Петербургский государственный

электротехнический университет

«ЛЭТИ» им. В.И. Ульянова (Ленина)

Кафедра РС

отчет

по лабораторной работе №1

по дисциплине «Цифровая электроника»

Тема: Построение схемы, заданной логическим выражением

Вариант 13

Студент гр. 4493		Шевцов А.И.
Преподаватель		Овчинников М.А.

Санкт-Петербург

2026

Цель работы:

Построить схему устройства описанного логическим выражением, посчитать результат работы этого устройства

Задачи:

1. Построить таблицу истинности для данного выражения. Расположить входные сигналы в порядке x₁, x₂, x₃, либо x₃, x₂, x₁. Входные состояния (строки таблицы истинности) расположить в порядке возрастания.

2. Собрать в графическом редакторе схему цифрового устройства, работа которого описывается данным логическим выражением. Обозначить входные сигналы как in1, in2 и in3 либо как a1, a2 и a3. Выходной сигнал обозначить как out.

3. Показать результат работы компонента RTL Viewer.

4. Построить временные диаграммы, иллюстрирующие работу устройства, при наличии и отсутствии задержек. Шаг сетки (Grid size) задать равным 20 нс. Время моделирования (Set End time) задать равным как минимум восьми шагам сетки. Входные сигналы задать в виде меандров с периодами, кратными 2-4-8 шагам сетки.

Пункт 1

Построить таблицу истинности для выражения:

x1	x2	x3
0	0	0	0	1	0
0	0	1	1	0	0
0	1	0	1	0	0
0	1	1	0	1	0
1	0	0	0	1	1
1	0	1	1	0	0
1	1	0	1	0	0
1	1	1	0	1	1

Пункт 2

Собрать в графическом редакторе схему цифрового устройства, работа которого описывается данным логическим выражением.

Рис. 1 Схема цифрового устройства

Пункт 3 Показать результат работы компонента RTL Viewer.

Рис. 2 Результат работы TRL Viewer

Пункт 4

Построить временные диаграммы

Рис. 3 Временная диаграмма без задержки

Рис. 4 Временная диаграмма с задержкой

Вывод:

Значения сигнала out на временной диаграмме без задержки совпадают с значениями выражения в таблице истинности, модель построена верно.