цс 3 лаба

МИНИСТЕРСТВО ЦИФРОВОГО РАЗВИТИЯ, СВЯЗИ И МАССОВЫХ КОММУНИКАЦИЙ РОССИЙСКОЙ ФЕДЕРАЦИИ

Ордена Трудового Красного Знамени федеральное государственное бюджетное образовательное учреждение высшего образования

«Московский технический университет связи и информатики»

Кафедра радиооборудования и схемотехники

Лабораторная работа №3

по дисциплине «Цифровая схемотехника»

на тему:

Триггеры

Студент:

Группа: 

Преподаватель: Прокурат Глеб Андреевич

Москва 2025

1.Постановка задачи

Цель работы: Изучение принципов работы и построения схем асинхронных RS триггеров, синхронных RS триггеров и D триггеров. Изучение работы программы схемотехнического моделирования MC-12.

Вариант:

Е – 0101, Л – 1011, И – 1001, З – 1000 для Y=1

С – 0001, О – 1110, В – 0010, Ь – 1100 для Y=0

Таблица истинности:

Входы
Х4	Х3	Х2	Х1	Y
0	0	0	0	0
0	0	1	0	0
0	1	0	1	1
1	0	0	0	1
1	0	0	1	1
1	0	1	1	1
1	1	0	0	0
1	1	1	0	0

Номер по списку: 21

Коэффициент пересчёта: 14 (3,5,6,7,9,10,11,12,13,14,15 (по кругу))

2.Экспериментальная часть

Изучение принципов работы асинхронного RS триггера:

Рисунок 1 – RS триггеры выполненные на базовых элементах 2И-НЕ и 2ИЛИ-НЕ

n and2 .define SWITCH1 +0ns 11 +100ns 01 +200ns 11 +300ns 01 +400ns 11 +500ns 10 +600ns 11 +700ns 10

Рисунок 2 - Временная диаграмма работы асинхронного RS триггера на элементах 2И-НЕ

Рисунок 3 - Временная диаграмма работы асинхронного RS триггера на элементах 2ИЛИ-НЕ

Изучение принципов работы синхронного RS триггера:

Рисунок 4 – синхронные RS триггеры

n and2

.define Switch

+0ns 0000

+100ns 0001

+200ns 0010

+300ns 0011

+400ns 0100

+500ns 0101

+600ns 0110

+700ns 0111

Рисунок 5 – Временная диаграмма работы RS триггера на элементах 2И-НЕ

Рисунок 6 – Временная диаграмма работы RS триггера на элементах 2ИЛИ-НЕ

Изучение принципов работы D триггера:

Рисунок 7 - схематическое изображение D-триггеров и подключение дополнительных входов к D-триггеру

.define Switch111 +0ns 00 +100ns 01 +200ns 10 +300ns 11 +400ns 00 +500ns 01 +600ns 00 +700ns 01 +800ns 10 +900ns 11 +1000ns 00 +1100ns 01 +1200ns 00 +1300ns 01 +1400ns 00

Рисунок 8 – временная диаграмма работы D-триггера

Рисунок 9 – к входам PREB и CLRB попеременно подключены оба логических нуля

Рисунок 10 – к входу CLRB попеременно подключен логический ноль

Рисунок 11 – к входу PREB попеременно подключен логический ноль

Когда к входу PREB подключается логический ноль:

Триггер немедленно устанавливается в состояние "1" (Q=1, Q̅=0).

Это происходит независимо от состояния тактового сигнала (C) и входного сигнала (D).

На осциллограмме наблюдается принудительная установка высокого уровня на выходе Q.

Когда к входу CLRB подключается логический ноль:

Триггер немедленно сбрасывается в состояние "0" (Q=0, Q̅=1).

Данное действие также происходит асинхронно, независимо от других сигналов.

На осциллограмме наблюдается принудительная установка низкого уровня на выходе Q.

При одновременном подключении нуля к обоим входам:

Возникает недопустимое состояние, при котором оба выхода Q и Q̅ стремятся к "1".

После снятия сигналов состояние триггера становится неопределённым.

Такая комбинация должна быть исключена в нормальной работе схемы.

Вывод: в ходе выполнения лабораторной работы были изучены принципы работы и построения асинхронных RS-триггеров, синхронных RS-триггеров и D-триггеров. Асинхронный RS-триггер продемонстрировал зависимость выходного состояния от сигналов R и S. Реализации на элементах 2И-НЕ и 2ИЛИ-НЕ показали различия в активных уровнях сигналов. Синхронный RS-триггер позволил убедиться в важности синхросигнала, который разрешает изменение состояния только в определённые моменты времени, что повышает устойчивость схемы к помехам. D-триггер показал себя как устойчивое устройство с раздельными входами данных, а также продемонстрировал работу дополнительных асинхронных входов PREB и CLRB, которые позволяют напрямую устанавливать или сбрасывать состояние триггера.