литература / 1tarasov_i_e_pevtsov_e_f_programmiruemye_logicheskie_skhemy_i

ет собой специальный комплекс проектных процедур, требующий применения специальных знаний, навыков и автоматизированных инструментов верификации. Современные средства автоматизированного проектирования предлагают разработчику большую номенклатуру инструментов моделирования. Примерами могут служить пакеты про-

грамм MultiSim (Mentor Graphics) [2.7], Virtuoso (Cadence) [2.8] и VCS (Synopsys) [2.9].

САПР ISE также имеет встроенные средства моделирования – утилиту iSim. Подробную информацию о моделировании и верификации проектов на основе ПЛИС можно найти в учебных пособиях [2.1…2.4]. Минимальные сведения, необходимые для выполнения данного учебного проекта сводятся к следующему.

При моделировании используется подход, основанный на создании и применении специальной моделирующей программы - «испытательного стенда» (testbench). Для этого моделируемое (тестируемое) устройство (в англоязычной литературе - UUT, Unit Under Test) представляется своим синтезируемым кодом (внутренний модуль испытательного стенда), а для проверки его поведения в различных условиях создаются описания тестовых воздействий («моделирующий код», т.е. внешний модуль испытательного стенда).

Задание тестовых входных воздействий реализуется программно на основе языков HDL, в частности, на языке Verilog. Чтобы в проект добавить тестовый модуль следует вызвать из главного системного меню функцию Project – New Source…и в открывшемся диалоговом окне выбрать из списка тип вновь создаваемого модуля: Verilog Test Fixture (см. рисунок 2.26). Для унификации обычно в названии тестового модуля используется постфикс _TB (от testbench). В данном случае основному модулю Top_Spa_6 следует сопоставить тестовый файл Top_Spa_6 _TB.

Рисунок 2.26 – Создание модуля, описывающего тестовые воздействия.

При добавлении тестового файла в проект САПР ISE также запрашивает ассоциирование этого файла с одним из имеющихся модулей (см. рисунок 2.27). Запрос на ассоциирование нужен для того, чтобы сгенерировать шаблон теста испытательного стенда с автоматической привязкой к интерфейсу (т.е. к портам) тестируемого модуля.

39

При генерации поведенческого описания тестового модуля необходимо строго придерживаться правил написания кодов на языке HDL, в данном случае – на языке Verilog. Основы проектирования систем с использованием языка поведенческого описания аппаратуры Verilog достаточно полно изложены в учебных пособиях [2.10…2.12]. Для разработки тестового файла в данном проекте необходимо принять во внимание следующее.

1.В Verilog существуют два основных типа данных (сигналов): цепи (net) и пере-

менные (variable). Принципиальное различие между ними состоит в поведении при моделировании. Цепи постоянно отслеживаются, и их состояние обновляется немедленно после изменения состояния сигналов, от которых зави-

сит состояние цепи. Состояние переменных обновляется только внутри спе-

циальных процедурных блоков, вносимых разработчиком в текст модуля на Verilog.

2.Основным типом цепей является тип, идентифицируемый ключевым словом wire. Все сигналы по умолчанию имеют тип wire.

3.Основным типом переменных в Verilog является тип, объявляемый ключевым словом reg. Это объект, который сохраняет записанное в него значение, и изменяет его только в явно определенные моменты. Для задания значений однобитовых переменных типа reg используют формат: 1’b1 или 1’b0 – (двоичное число 1 или 0).

4.Объектам, имеющим тип reg, значения могут присваиваться внутри процедур-

ных блоков initial и always.

5.Модули, описанные на языке Verilog, обязательно имеют объявление портов – внешних выводов (т.е. интерфейса) модуля, функциональное поведение которого описано в теле этого модуля. Структура модуля на языке Verilog:

module <имя> ([параметры] <объявления портов>) [объявления локальных сигналов и переменных] <синтезируемые конструкции>

Endmodule

6.Для создания проектов из нескольких модулей требуется их объединение. Объединения описываются с применением конструкции component instantiation (конкретная реализация компонента): ранее созданные компоненты указываются в тексте модуля верхнего уровня с перечислением сигналов, которые необходимо подключить к их портам. Например, запись

Top_Spa_6 UUT .In_a(Sign_c),

означает, что порт In_a внутреннего модуля с конкретным именем UUT, создаваемого на основе модуля Top_Spa_6 (имеющегося в проекте прототипа c таким же внутренним содержанием и интерфейсом) должен быть подключен к цепи Sign_c внешнего модуля.

При разработке тестовых модулей используется распространенный прием проектирования, состоящий в том, что сложный проект представляет собой иерархическую структуру, составленную из вложенных модулей, причем тестовый модуль является верхним. В частном случае, как показано на рисунке 2.29, на котором приведен листинг шаблона тестового модуля, при выполнении команды Verilog Test Fixture, программа сама сгенерировала внешний тестовый модуль Top_Spa_6_Top_Spa_6_sch_tb.

41

//Inputs

reg INPUT_A; reg INPUT_B;

//Output

wire OUTPUT_1; wire OUTPUT_2;

//Bidirs

-Модуль тестируемого устройства:

//Instantiate the UUT Top_Spa_6 UUT (

.INPUT_A(INPUT_A),

.INPUT_B(INPUT_B),

.OUTPUT_1(OUTPUT_1),

.OUTPUT_2(OUTPUT_2)

);

-Директивы условной трансляции, выполняющие функции инициализации (задания начальных значений) переменным модуля верхнего уровня:

//Initialize Inputs `ifdef auto_init initial begin

INPUT_A = 0; INPUT_B = 0;

end `endif

Следует обратить внимание на то, что в автоматически созданном шаблоне имена портов модуля верхнего уровня совпадают с именами портов подключаемого компонента – модуля тестируемого устройства UUT. Согласно синтаксису языка, такое совпадение допустимо и не является ошибкой, поскольку имена сигналов внутреннего модуля могут быть произвольными и не должны влиять на работу внешнего модуля.

Для данного проекта полное тестовое покрытие заключается в отслеживании сигналов на выходах OUTPUT_1 и OUTPUT_2 модуля UUT при всех возможных состояниях его входов INPUT_A и INPUT_B. Примем следующий план тестирования:

1.В начальный момент времени состояния сигналов не определены.

2.Через 10 единиц условного времени осуществятся инициализация начального состояния: входные сигналы принимают значения 1.

3.В процессе тестирования сигнал, поступающий на вход INPUT_A тестируемого модуля является импульсным с периодом 100 единиц условно времени (т.е. каждые 50 единиц времени изменяет свое состояние на противоположное);

4.Сигнал, поступающий на вход INPUT_B тестируемого модуля один раз за время теста (через 200 единиц условно времени после инициализации) при-

нимает значение 0 и через 200 единиц времени снова принимает значение 1. Функциональная схема, поясняющая план тестирования, принятые обозначения

и организацию тестового файла приведена на рисунке 2.30.

43

екта и тестовыми модулями следует использовать флаги переключения Implementation

– Simulation окна модулей проекта как это показано на рисунке 2.32.

Рисунок 2.32 – Флаги Implementation – Simulation переключения режимов работы окна навигатора проекта и список настроек работы программы моделирования.

На этом же рисунке выпадающий список содержит перечень настройки режимов работы программы симуляции.

Настройка режимов симуляции позволяет проводить в САПР ПЛИС ISE моделирование не только на поведенческом (Behavioral), но и на физическом уровне. В этом случае задержки распространения сигналов не принимаются равными тем, которые указаны в поведенческом описании, а рассчитываются, исходя из физических моделей компонентов ПЛИС, размещения на кристалле и трассировки конкретного проекта. Для моделирования в таком режиме необходимо в выпадающем списке выбрать соответствующий режим Post -… перед запуском моделирования.

В данном случае следует оставить режим Behavioral (проверка функционального поведения устройства).

Отредактированный файл тестового модуля следует проверить на наличие синтаксических ошибок. Для этого нужно перейти на вкладку Simulation окна исходных модулей навигатора проекта, выделить тестовый модуль (в данном случае – модуль Top_Spa_6_Top_Spa_6_sch_tb) и запустить на исполнение процесс Behavioral Check Syntax из окна Process (см. рисунок 2.33).

46