Электроника уч. пособие 2019
.pdf
31
Рис. 22,а,б,в
На рис. 23,а и 23,б представлены условное обозначение и таблица истинности двухвходового элемента ИЛИ. В элементе ИЛИ используется параллельное соединение транзисторных ключей, рис. 23,в. Протекание тока здесь возможно при замыкании ИЛИ первого, ИЛИ второго, ИЛИ любого другого ключа схемы.
Рис. 23,а,б,в
На рис. 24а, б представлены условное обозначение и таблица истинности элемента НЕ. Эту функцию выполняют почти все виды транзисторных ключей, в том числе МДП- и КМДПключи (рис. 18, 20). Такие ключи выполняют инверсию 0 в 1, а 1 в 0, поэтому их часто называют
инверторами.
Рис. 24,а,б
32
На рис. 25а,б приведены условное обозначение и таблица истинности повторителя. Он используется, если цифровой сигнал нужно, не изменяя логического значения, усилить для увеличения нагрузочной способности.
|
X |
Y |
|
0 |
1 |
|
1 |
0 |
Рис. 25,а |
Рис. 25,б |
|
Кроме того, как в любом другом ключе, в повторителе возникает некоторая задержка на время t = (t01 + t10) / 2, которая может понадобиться для компенсации задержки распространения сигнала на входах логических элементов. Так, в схеме на рис. 26,а сигнал поступает на вход x1 быстрее, чем на вход x2 из-за разной длины соединительных проводников.
Рис. 26, а |
Рис. 26, б |
Поэтому две единицы могут появиться на входах в разное время, и элемент «не сработает». Решением является введение в схему повторителя с задержкой t = τ2 - τ1, (рис. 26,б) . Здесь τ2 и τ1 – задержки распространения в проводниках к первому и второму входам элемента И.
4.5. Логические элементы на КМДП-ключах
На двух и более КМДП-ключах легко создать функционально полную систему логических элементов, состоящую из элементов ИЛИ-НЕ и И-НЕ. В дополнение к ним можно применять одиночный КМДП-ключ, т.е. логический элемент НЕ (инвертор).
В качестве примера рассмотрим двухвходовый элемент И-НЕ на двух КМДП-ключах, рис. 27. Здесь Т1 и Т2 образуют первый КМДП-ключ, а Т3 и Т4 – второй такой ключ. Нижние, n-канальные транзисторы Т1 и Т3
33
этих ключей соединены последовательно. Оба они открыты только когда на оба их затвора (входа) напряжения, превышающие пороговые (единицы).
Eпит |
T2 |
(p-канал) |
|
и |
c |
|
з |
X1 |
c |
и |
|
X2 з
y = x1x2 (И-НЕ)
|
|
|
x1 |
x2 |
y |
|
T1 |
T3 |
0 |
0 |
1 |
|
0 |
1 |
1 |
||
(n-канал) (n-канал) |
1 |
0 |
1 |
||
c |
и c |
и |
1 |
1 |
0 |
зз
Рис. 27
При этом выход элемента будет подключён к земле, т.е. к узлу с нулевым потенциалом. От узла с потенциалом +ЕПИТ выход отключён, так как р- канальные транзисторы закрыты. Единица на выходе появится только когда один или оба n-канальных транзистора будут закрыты. В этом случае выход элемента будет подключён через один или оба открытых р-канальных транзистора к узлу с потенциалом +ЕПИТ.
Последовательное соединение основных транзисторов ключей обеспечивает функцию И, а инверсные свойства самих ключей функцию НЕ. Поэтому рассматриваемый элемент выполняет функцию И-НЕ.
При необходимости схему можно дополнить ещё одним или несколькими КМДП-ключами. Тем самым будут образованы ещё один или несколько дополнительных входов.
На рис. 28 изображена схема двухвходового элемента ИЛИ-НЕ. Здесь основные n-канальные транзисторы КМДП-ключей соединены параллельно. Выход будет подключен к земле если открыт хотя бы один из этих транзисторов (функция ИЛИ). Инверсные свойства ключей обеспечивают функцию ИЛИ-НЕ такого элемента.
Оба рассмотренных элемента легко превращаются в инвертор. Для этого их входы должны быть соединены. В том случае х1 = х2, вторые и третьи строки в таблицах истинности на рис. 27, 28 выпадают. Добавление инвертора на выход элемента И-НЕ превращает его в И. Добавление инвертора на выход ИЛИ-НЕ превращает его в ИЛИ. Подобным образом
34
можно получать самые разные логические функции. Если имеющиеся логические элементы образуют функционально полную систему, то можно построить схему с любой логической функцией.
|
|
Eпит |
|
x1 |
з |
и |
|
|
T2(p-канал) |
||
x2 |
з |
и |
|
|
T4(p-канал) |
||
|
|
|
y |
|
и |
з |
и |
|
з |
T3(n-канал) |
|
|
T1 |
|
|
|
|
|
|
(n-канал)
Рис. 28
4.6. Логические элементы на биполярных транзисторах
На рис. 29,а приведена схема простейшего двухвходового ТТЛ-элемента И-НЕ. В нём применяется многоэмиттерный транзистор (МЭТ), который отличается от обычного интегрального биполярного транзистора (БТ) наличием не одной, а нескольких эмиттерных областей, например двух, как на рис. 29,б. Изготовление многоэмиттерного БТ осуществляется теми же технологическими операциями, что и обычного БТ, т.е. изготовление ИС не усложняется.
В МЭТ, в отличие от обычного БТ, не один, а несколько равноценных эмиттерных переходов. Поэтому при подаче прямого напряжения на любой из этих переходов начинается инжекция неосновных носителей в базу и может быть получен активный режим или режим насыщения.
|
35 |
|
Eпит |
R1 |
R2 |
МЭТ |
y |
|
|
x |
T2 |
x2 |
|
а) |
б) |
|
Рис. 29 |
При сигнале 0 на одном или на обоих входах ток от плюса источника питания через резистор R1 протекает через открытый переход на землю. Возможен и другой путь тока через R1 на землю – через параллельную ветвь с коллекторным переходом МЭТ и эмиттерным переходом Т2. Однако напряжение на открытом эмиттерном переходе МЭТ (около 0.7 В) недостаточно для отпирания двух последовательных переходов в параллельной ветви и поэтому тока в ней нет. Т2 закрыт, падение напряжения на R2 равно нулю, и на выходе ТТЛ-элемента действует напряжение высокого уровня, т.е. сигнал 1.
Только при подаче на оба входа МЭТ (на все имеющиеся входы) сигналов 1 напряжение на обоих эмиттерных переходах МЭТ обратное, и они заперты. В этом случае ток от плюса источника через R1 проходит через коллекторный переход МЭТ и поступает в базу Т2. Т2 открыт, напряжение на выходе ТТЛ-элемента близко к 0. Таким образом, работа рассматриваемого ТТЛ-элемента описывается таблицей истинности вида:
xl |
х2 |
y |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
что соответствует логической функции И-НЕ.
Логические элементы И-НЕ обладают значительной универсальностью. Так, достаточно соединить между собой входы такого элемента, чтобы превратить его в инвертор, т.е. элемент НЕ. Подключив инвертор на выход элемента И-НЕ, получаем функцию И-НЕ-НЕ = И.
36
Большим недостатком простейшего ТТЛ-элемента вида рис. 1,а является низкая нагрузочная способность.
Рассмотрим, например, работу такого элемента в условиях нагрузки с сопротивлением Rн (рис. 30,а). При закрытом Т2 напряжение на выходе высокого уровня U1вых составляет только часть напряжения источника питания:
Rн
Uвых = Eпит R + Rн
(10)
По мере уменьшения сопротивления нагрузки Rн напряжение U1вых уменьшается и может оказаться недостаточно большим для надежной работы последующих элементов.
Аналогичный недостаток проявляется в динамическом режиме, когда проявляет себя емкость нагрузки (рис. 30,б). При изменении состояния на выходе от 1 к 0 емкость нагрузки быстро разряжается через малое сопротивление открытого Т2. При изменении состояния от 0 к 1 емкость нагрузки заряжается от источника питания через сопротивление R2. Это сопротивление нельзя сделать небольшим, так как от него зависит ток
|
Eпит |
|
|
|
Eпит |
|
R2 |
|
|
R2 |
iзар |
|
|
T2 |
in |
Rн |
T2 |
iразр |
Cн |
|
|
|
|
|
|
|
|
Uвых |
|
Uвых |
|
|
0.9U1вых |
|
U1вых |
|
|
0.1U1вых |
|
||
|
t |
|
|
|
t |
|
|
|
|
|
|
||
|
|
t10 |
|
|
|
t01 |
|
|
|
|
|
||
Рис.30,а |
|
|
|
Рис. 30,б |
||
Т2 в открытом состоянии. Поэтому время перехода из состояния 0 в состояние 1 рассматриваемого элемента недопустимо большое. На рис. 30,б показано, как принято определять длительность переходного процесса, когда
37
напряжение плавно приближается к своему предельному значению и точный момент завершения переходного процесса не определён.
Намного более высокой нагрузочной способностью обладает ТТЛ-элемент со сложным инвертором, рис. 31.
В таком элементе вместо резистора R2 простейшей схемы включен транзистор Т2. С помощью дополнительного транзистора Т1 осуществляется противофазное управление транзисторами Т2 и ТЗ: когда открыт Т2, ТЗ закрыт и наоборот. Это значительно снижает энергопотребление такого элемента.
Рассмотрим, например, случай подачи на один из входов МЭТ сигнала 0. При этом один из эмиттерных переходов МЭТ открыт, ток через R1 и
|
|
|
Eпит |
R1 |
R2 |
R4 |
|
МЭТ |
|
T2 |
|
x |
T1 |
Д |
|
x2 |
|
нагрузка |
|
|
|
|
T3
R3
Рис. 31
открытый переход протекает на землю. В базу Т1 ток не поступает, т.е. он закрыт. Ток в ветви с R2, Tl, R3 ничтожный, напряжение на R2 невелико, потенциал базы Т2 большой и достаточный для отпирания Т2. Напряжение на R3, напротив, небольшое и Т3 закрыт. Ток от плюса источника питания через маленькое вспомогательное сопротивление R4 и открытый Т2 поступает в нагрузку. Так как сопротивление R4 и открытого Т2 намного меньше сопротивления R2 простейшей схемы, допустимо намного меньшее сопротивление нагрузки, заряд емкости нагрузки происходит намного быстрее. Нагрузочная способность такого элемента намного выше, чем у простейшего ТТЛ-элемента.
При подаче сигналов 1 на оба входа эмиттерные переходы МЭТ закроются. Ток от плюса источника через R1 и коллекторный переход МЭТ поступит в базу Т1 и откроет его. Появится ток в ветви с R2, Tl, R3. Напряжение на R3 и на эмиттерном переходе ТЗ станет большим и он
38
откроется. Ёмкость нагрузки быстро разрядится через малое сопротивление открытого ТЗ. Одновременно станет большим и напряжение на R2. В результате потенциал коллектора Т1 и базы Т2 уменьшится и станет недостаточным для отпирания Т2. Поэтому, несмотря на открытое состояние ТЗ, тока в ветви с R4, Т2, D1 и ТЗ практически нет. Нагрузка через открытый Т3 подключена к земле, состояние на выходе – 0.
Врезультате, один из транзисторов Т2 или Т3 всегда закрыт. Поэтому, как и в КМДП-ключе, «сквозного» тока от источника питания в ветви с этими транзисторами нет, что уменьшает потребление энергии.
4.7.Принципы построения ИС запоминающих устройств
Воснове ИС запоминающих устройств (в дальнейшем ИС памяти) лежит использование элементов или схем, так называемых ячеек памяти, обладающих двумя устойчивыми электрическими состояниями. Одному из состояний присваивается значение 0, другому 1. Таким образом, ячейка памяти способна хранить 1 бит информации.
Существуют два способа построения (организации) ИС памяти.
При последовательной организации ячейки памяти соединяются одна за другой, последовательно, рис. 32. По сигналу от системы управления
каждая ячейка передаёт 0 или 1, которые в ней хранились, следующей ячейке. Одновременно каждая ячейка принимает от ячейки слева 0 или 1 и запоминает их до следующего сигнала управления. Информация как бы продвигается от входа к выходу. Её общее количество равно n бит, n –
количество ячеек. Чтобы информация |
объёмом |
n бит сохранялась |
необходимое время, с выхода |
|
|
Рис. 32
она направляется на вход, т.е. снова и снова проходит по цепочке ячеек. Это означает, что для извлечения из такой памяти всей информации необходимо
39
время nТ, где Т – интервал времени, через который повторяются управляющие сигналы (тактовый период).
Увеличить объём последовательной памяти можно или удлинением цепочки или использованием нескольких цепочек. Например, для запоминания 64-разрядного числа можно использовать 64 цепочки. Общий объём памяти в этом случае составит 64n бит.
В качестве ячеек последовательной памяти чаще всего используют МДП-транзистор, рис. 33. При замыкании К1 на затвор Тi поступает
напряжение от ячейки с Тi-1. Это напряжение высокого уровня, если в Тi-1 хранилась 1. Напряжение будет близким к нулю, если хранился 0. Поэтому входная ёмкость Тi или заряжается или разряжается. Соответственно, канал в
Тi или возникнет, или его не будет. Если канал есть, через Ri протекает ток и напряжение на нём соответствует 1. При замыкании К2 это напряжение зарядит входную ёмкость Т i+1, и т. д.
|
|
+Eпит |
Ti-1 |
Ti |
Ti+1 |
|
K1 |
K2 |
Ri-1 |
Ri |
Ri+1 |
-Eпит
Рис. 33
Большим недостатком последовательной памяти является большое время доступа, т.е. время nТ, необходимое для извлечения всей информации из ячеек.
Наиболее распространена память с матричной организацией. В ней возможен одномоментный, так называемый, произвольный доступ к любой из ячеек (Random Access Memory, RAM).
Схема памяти с матричной организацией изображена на рис. 34. Здесь проводники а0, а1, а2, … an образуют так называемую адресную шину. На неё
40
Рис. 34
подаются некоторые 0 и 1, образующие адрес (номер) двоичного числа, которое нужно извлечь или записать в память. Хранящееся в памяти
двоичное число при считывании появляется на шине данных х0, х1, х2, …хm. Если в местах пересечений проводников соединений нет, напряжение высокого уровня от источника питания через сопротивления R поступает на
проводники шины данных х0, х1, х2, …хm. В этом случае х0=х1= х2=…=хm= 1. Если, например, в точках А и В есть соединения, то значения х0 и х2 будут зависеть от того, чему равно значение а0 и а1. Например, при а0 = 1 значение х0 останется равным единице. При а1 = 0 напряжение низкого уровня через соединение в узле В поступает на проводник шины данных и поэтому х2 = 0.
Таким образом, записанное в память число х0, х1, х2, … хm зависит от
адреса а0, а1, а2, … an и от наличия соединений в местах пересечений проводников. Максимальное количество записанных в память чисел равно количеству возможных адресов 2n (адресное пространство). Разрядность
записанных чисел определяется разрядностью шины данных, т.е. равна m. Число возможных состояний матричной памяти равно числу пересечений. Поэтому потенциально объём информации в матричной памяти может достигать m • n бит.