Министерство науки и высшего образования Российской Федерации Федеральное государственное автономное образовательное учреждение Высшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР) Кафедра безопасности информационных систем (БИС)
ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ
Отчёт по лабораторной работе №1 По дисциплине «Электроника и схемотехника»
Вариант №21
Студент гр.
06.05.2026
Руководитель Доцент кафедры
КИБЭВС, к.т.н., доцент
_______Мальчуков А.Н.
___.___.2026
Томск 2026
Введение
Цель работы – изучить основные инструменты САПР QuartusII и научиться моделировать в ней работу схем на основе простых логических элементов.
Постановка задачи:
•Собрать на холсте .bdf и промоделировать работу схемы 2И (AND), 2ИЛИ (OR), 2искл.ИЛИ (XOR), 2И-НЕ (NAND), 2ИЛИ-НЕ (NOR) и 2искл.ИЛИНЕ (XNOR).
•Описать логические элементы на SystemVerilog.
• Собрать схему на отдельном холсте .bdf для выражения
X=( A (B C)) D
•Описать ее на SystemVerilog.
•Промоделировать её работу в двух режимах. Сделать предположение, из-за чего возникает разница в результатах моделирования разных режимов и почему.
•Составить таблицу истинности для выражения из 21 варианта. Сверить результаты моделирования с составленной таблицей истинности.
•Написать выводы о проделанной работе.
2
1 ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ
Для всех ЛЭ из задания были составлены схемы (рис. 1.1), описаны на SystemVerilog (рис. 1.2) и промоделированы в режимах «Functional» и «Timing» (рис. 1.3-1.4). Также был промоделирован код на SystemVerilog в режимах «Functional» и «Timing» (рис. 1.5-1.6).
Формулы для общего варианта:
oand = a∩b |
(1.1) |
||||||
oor = a b |
(1.2) |
||||||
oxor = a b |
(1.3) |
||||||
onand = |
|
|
|
|
(1.4) |
||
a∩b |
|||||||
onor = |
|
|
|
|
(1.5) |
||
a b |
|||||||
oxnor = |
|
|
(1.6) |
||||
a b |
|||||||
Из-за присутствующей задержки в режиме «Timing» происходят выходы за границы интервала.
Рисунок 1.1 — Схемы ЛЭ
3
Рисунок 1.2 — Описание на SystemVerilog
Рисунок 1.3 — Моделирование схемы «Functional» для общей схемы
Рисунок 1.4 — Моделирование схемы «Timing» для общей схемы
Рисунок 1.5 — Моделирование кода «Functional» для общего SystemVerilog
4
Рисунок 1.6 — Моделирование кода «Timing» для общего SystemVerilog
Таблица 1.1 — Таблица истинности
Входы |
|
|
|
Выходы |
|
|
||
|
|
|
|
|
|
|
|
|
A |
|
B |
AND |
NAND |
OR |
NOR |
XOR |
NXOR |
|
|
|
|
|
|
|
|
|
0 |
|
0 |
0 |
1 |
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
|
0 |
|
1 |
0 |
1 |
1 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
1 |
|
0 |
0 |
1 |
1 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
1 |
|
1 |
1 |
0 |
1 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
5
2 ФОРМУЛА СОГЛАСНО ВАРИАНТУ №21
Для формулы из варианта составлена схема (рис. 2.1), описана на SystemVerilog (рис. 2.2), промоделирована в режимах «Functional» и «Timing» (рис. 2.3-2.4), составлена таблица истинности (таблица 2.1). Также был промоделирован код на SystemVerilog в режимах «Functional» и «Timing» (рис. 2.5-2.6).
Из-за присутствующей задержки в режиме «Timing» происходят выходы за границы интервала.
Формула для 21 варианта:
|
|
|
(2.1) |
X=( A |
(B C)) D |
||
Рисунок 2.1 — Схема для 21 варианта
Рисунок 2.2 — Описание на SystemVerilog
6
Рисунок 2.3 — Моделирование схемы «Functional» для схемы 21 варианта
Рисунок 2.4 — Моделирование схемы «Timing» для схемы 21 варианта
Рисунок 2.5 — Моделирование кода «Functional» для SystemVerilog 21 варианта
Рисунок 2.6 — Моделирование кода «Timing» для SystemVerilog 21 варианта
7
Таблица 2.1 — Таблица истинности
|
Входы |
|
|
Выход |
|
|
|
|
|
|
|
A |
B |
|
C |
D |
X |
|
|
|
|
|
|
0 |
0 |
|
0 |
0 |
0 |
|
|
|
|
|
|
0 |
0 |
|
0 |
1 |
1 |
|
|
|
|
|
|
0 |
0 |
|
1 |
0 |
0 |
|
|
|
|
|
|
0 |
0 |
|
1 |
1 |
0 |
|
|
|
|
|
|
0 |
1 |
|
0 |
0 |
0 |
|
|
|
|
|
|
0 |
1 |
|
0 |
1 |
0 |
|
|
|
|
|
|
0 |
1 |
|
1 |
0 |
0 |
|
|
|
|
|
|
0 |
1 |
|
1 |
1 |
1 |
|
|
|
|
|
|
1 |
0 |
|
0 |
0 |
0 |
|
|
|
|
|
|
1 |
0 |
|
0 |
1 |
1 |
|
|
|
|
|
|
1 |
0 |
|
1 |
0 |
0 |
|
|
|
|
|
|
1 |
0 |
|
1 |
1 |
1 |
|
|
|
|
|
|
1 |
1 |
|
0 |
0 |
0 |
|
|
|
|
|
|
1 |
1 |
|
0 |
1 |
1 |
|
|
|
|
|
|
1 |
1 |
|
1 |
0 |
0 |
|
|
|
|
|
|
1 |
1 |
|
1 |
1 |
1 |
|
|
|
|
|
|
8
Заключение
В результате лабораторной работы были изучены основные инструменты САПР QuartusII, приобретены навыки моделирования работы схем.
Были собраны такие ЛЭ как: 2И (AND), 2ИЛИ (OR), 2искл.ИЛИ (XOR), 2И-НЕ (NAND), 2ИЛИ-НЕ (NOR) и 2искл.ИЛИНЕ (XNOR), а также смоделированы работы данных элементов. Были описаны все элементы с помощью SystemVerilog. Составлена таблицы истинности.
Была собрана схема для выражения , X=( A (B C)) D смоделирована ее работа и написан код на SystemVerilog. Была составлена таблица истинности. Значения совпали.
Из-за присутствующей задержки в режиме «Timing» происходят выходы за границы интервала.
9