Минобрнауки России

Санкт-петербургский государственный

Электротехнический университет

«ЛЭТИ» им. В.И. Ульянова (Ленина)

Кафедра ВТ

Отчёт

Лабораторная работа №3

По дисциплине «Элементарная база цифровых систем»

Тема: ПРОЕКТИРОВАНИЕ ТИПОВОГО КОМБИНАЦИОННОГО УЗЛА

Студент гр. 3316 Руденский И.М.

Студент гр. 3316 Четвертак А.Р.

Преподаватель Ельчанинов М.Н.

Санкт-Петербург

2026

Цель работы

Цель работы – закрепить навыки синтеза комбинационных схем в процессе проектирования логической схемы типового комбинационного узла с заданным функциональным назначением в среде Quartus II.

Вариант 6 - Приоритетный шифратор c 8 входами и входом разрешения работы En.

Ход работы

1. Была построена таблица состояний схемы (таблица истинности была бы с 256 строками).

E	I7	I6	I5	I4	I3	I2	I1	I0	A2	A1	A0	GS	Пояснение
0	X	X	X	X	X	X	X	X	0	0	0	0	Работа запрещена
1	1	X	X	X	X	X	X	X	1	1	1	1	Активен I7 (код 7)
1	0	1	X	X	X	X	X	X	1	1	0	1	Активен I6 (код 6)
1	0	0	1	X	X	X	X	X	1	0	1	1	Активен I5 (код 5)
1	0	0	0	1	X	X	X	X	1	0	0	1	Активен I4 (код 4)
1	0	0	0	0	1	X	X	X	0	1	1	1	Активен I3 (код 3)
1	0	0	0	0	0	1	X	X	0	1	0	1	Активен I2 (код 2)
1	0	0	0	0	0	0	1	X	0	0	1	1	Активен I1 (код 1)
1	0	0	0	0	0	0	0	1	0	0	0	1	Активен I0 (код 0)
1	0	0	0	0	0	0	0	0	0	0	0	0	Нет активных входов

2. С помощью логических преобразований были получены формулы для выходов:

GS = E ∧ (I7 ∨ I6 ∨ I5 ∨ I4 ∨ I3 ∨ I2 ∨ I1 ∨ I0)

A2 = E ∧ (I7 ∨ I6 ∨ I5 ∨ I4)

A1 = E ∧ [ I7 ∨ I6 ∨ (¬I5 ∧ ¬I4 ∧ I3) ∨ (¬I5 ∧ ¬I4 ∧ I2) ]

A0 = E ∧ [ I7 ∨ (¬I6 ∧ I5) ∨ (¬I6 ∧ ¬I4 ∧ I3) ∨ (¬I6 ∧ ¬I4 ∧ ¬I2 ∧ I1) ]

3. Была построена схема в Quartus 2:

Рисунок 1 - Схема шифратора

4. Было проведено моделирование. На рисунке 2 пример с выключенным enable, все выходы и gs покажут 0 вне зависимости от входов. На рисунке 3 показано состояние, когда enable = 1, i7 = 1, остальные входы равны 0. На рисунке 4 показана ситуация, когда на входе несколько единиц (старшая i5).

Рисунок 2

Рисунок 3

Рисунок 4

5. Было проведено моделирование системы с использованием ПЛИС. Результаты моделирования в quartus полностью совпали с результатами моделирования на ПЛИС.

Вывод

В ходе выполнения данной работы был спроектирован приоритетный шифратор 8→3 с входом разрешения E и выходом GS, предназначенный для преобразования сигналов от восьми источников в трёхразрядный двоичный код с учётом приоритета старшего входа.

На первом этапе была составлена таблица истинности, что позволило компактно описать поведение устройства при различных комбинациях входных сигналов. На основе таблицы были получены логические выражения для выходов A2, A1, A0 и GS, учитывающие вход разрешения E и приоритет входа I7 как наивысшего.

С использованием САПР Quartus II была разработана принципиальная схема шифратора в графическом редакторе. В процессе создания схемы были применены логические элементы И, ИЛИ, НЕ, а также выполнено соединение компонентов в соответствии с выведенными формулами.

На этапе функционального моделирования была проведена проверка работоспособности устройства. В ходе симуляции была выявлена ошибка в реализации выходного сигнала A1: при комбинации входов, где старшим активным сигналом являлся I5, на выходе ошибочно появлялся код 111 вместо ожидаемого 101. После анализа схемы и формул ошибка была исправлена, и моделирование подтвердило корректную работу шифратора для всех тестовых наборов.

Таким образом, цель работы достигнута: освоен процесс проектирования комбинационной схемы в САПР Quartus II, включающий этапы анализа, синтеза, моделирования и отладки. Полученные навыки могут быть использованы при разработке более сложных цифровых устройств.