Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:

Лабораторная работа №6

.docx
Скачиваний:
0
Добавлен:
21.03.2026
Размер:
1.53 Mб
Скачать

МИНОБРНАУКИ РОССИИ

Санкт-Петербургский государственный

электротехнический университет

«ЛЭТИ» им. В.И. Ульянова (Ленина)

Кафедра РС

отчет

по лабораторной работе № 6

по дисциплине «Схемотехника цифровых устройств»

Вариант №19

Студент гр. 9181

Хозяинов В.А.

Преподаватель

Данильчук Е.А.

Санкт-Петербург

2021

  1. Четырехразрядный регистр сдвига

Рис. 1 Текст Verilog четырехразрядного регистра сдвига

Рис.2 Схема в RTL – Viewer четырехразрядного регистра сдвига

Рис. 3 Осциллограмма с задержкой четырехразрядного регистра сдвига

Рис. 4 Текст Verilog четырехразрядного регистра сдвига «неправильная версия»

Рис.5 Схема в RTL – Viewer четырехразрядного регистра сдвига «неправильная версия»

Что изменилось в схеме, почему?

Теперь схема представляет собой 4 параллельно соединенные синхронные D-триггеры, или фактически один D-триггер с 4-мя выводами. Все триггеры управляются тактовым сигналом clock,а сигнал ds также поступает на входы всех 4-х триггеров (в первой схеме сигнал ds поступал на вход только одного триггера). На всех выходных сигналах, по фронту тактового сигнала мы будем получать один и тот же результат. Это произошло из-за «мягкого присваивания»(=) вместо «жесткого»(<=).

  1. Дешифратор 2 х 4

Рис. 6 Текст Verilog дешифратора 2 x 4

Рис. 7 Осциллограмма с задержкой дешифратора 2 x 4

Рис.8 Схема в RTL – Viewer дешифратора 2 x 4

Рис. 9 PinPlanner дешифратора 2 x 4

  1. Дешифратор двоичного кода в код семисегментного индикатора

Рис. 10 Текст Verilog дешифратора двоичного кода в код семисегментного индикатора

Рис.11 Схема в RTL – Viewer дешифратора двоичного кода в код семисегментного индикатора

Рис. 12 PinPlanner дешифратора двоичного кода в код семисегментного индикатора

Рис. 13 Пример работы (sw2 = 1; sw3 = 1; sw4 = 0; sw5 = 1)

Рис. 14 Пример работы (sw2 = 0; sw3 = 1; sw4 = 0; sw5 = 1)

  1. Дешифратор двоичного кода в код семисегментного индикатора с счетчиком

Рис. 15 Текст Verilog дешифратора двоичного кода в код семисегментного индикатора с счетчиком

Рис. 16 PinPlanner дешифратора двоичного кода в код семисегментного индикатора с счетчиком

Рис.17 Схема в RTL – Viewer дешифратора двоичного кода в код семисегментного индикатора с счетчиком

Рис. 18 Пример работы

Рис. 19 Пример работы