Лабораторная работа №2
.docxМИНОБРНАУКИ РОССИИ
Санкт-Петербургский государственный
электротехнический университет
«ЛЭТИ» им. В.И. Ульянова (Ленина)
Кафедра РС
отчет
по лабораторной работе № 2
по дисциплине «Схемотехника цифровых устройств»
Вариант №17
Студент гр. 9181 |
|
Хозяинов В.А. |
Преподаватель |
|
Данильчук Е.А. |
Санкт-Петербург
2021
Дана диаграмма Вейча
Рис. 1 – Диаграмма Вейча
МДНФ
Рис. 2 – МДНФ
f(
Таблица истинности
x4 |
x3 |
x2 |
x1 |
f(x4, x3, x2, x1) |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
Таблица 1 – таблица истинности
Графическая схема алгоритма
Рис.3 – Схема в графическом редакторе
RTL-Viewer
Рис.4 – Схема в RTL Viewer
Временная диаграмма без задержек
Рис.5 – Осциллограмма работы без задержки
Временная диаграмма с задержками
Рис.6 – Осциллограмма работы с задержкой
Значения сигнала на выходе, совпадает с посчитанными значениями сигнала в таблице истинности.
Текст Verilog
Рис. 7 – Описание схемы на языке Verilog
Представление схемы в RTL Viewer
Рис. 8 – Схема в RTL Viewer