Лабораторная работа №1
.docxМИНОБРНАУКИ РОССИИ
Санкт-Петербургский государственный
электротехнический университет
«ЛЭТИ» им. В.И. Ульянова (Ленина)
Кафедра РС
отчет
по лабораторной работе № 1
по дисциплине «Схемотехника цифровых устройств»
Вариант №17
Студент гр. 9181 |
|
Хозяинов В.А. |
Преподаватель |
|
Данильчук Е.А. |
Санкт-Петербург
2021
Дано выражение:
f(
Таблица истинности:
|
|
|
f( |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
Таблица 1 – таблица истинности
Схема в графическом редакторе:
Рис.1 – Схема в графическом редакторе
Представление схемы в RTL Viewer:
Рис.2 – Схема в RTL Viewer
Осциллограмма работы схемы без учёта задержки:
Рис.3 – Осциллограмма работы без задержки
Осциллограмма работы схемы при наличии задержек
Рис.4 – Осциллограмма работы с задержкой
Значения сигнала на выходе, совпадает с посчитанными значениями сигнала в таблице истинности.
Описание схемы на языке Verilog
Рис. 5 – Описание схемы на языке Verilog
Представление схемы в RTL Viewer
Рис. 6 – Схема в RTL Viewer