Структура 4-входового LUT (чтение данных)
Структура накопителя SRAM
для LUT-4
Структура запоминающего элемента.
Кодер для представления символа 4-разрядного числа
•Для представления символа числа в 16-ной системе счисления на индикаторах макета DE1-SoC, необходимо построить кодер 4х7 на базе наборного логического блока (LAB).
•Такое устройство будет состоять из семи 4-входовых LUT, включенных параллельно по адресным входам. На адресные входы поступает непосредственно код числа, как адрес каждой из семи ячеек. В ячейках сохраняется код отображения символа этого числа.
Представление кодера в кристалле FPGA.
Представление
демультиплексора в кристалле FPGA.
•В данном случае, при использовании не более четырех адресов, мы имеем только цепи непрерывного назначения.
Программирование для LUT и для регистра.
•LUT не имеет входа синхронизации. Адрес ячейки определяется по состоянию входов LUT, определяющих входную комбинацию КЦУ.
•Регистр имеет вход синхронизации, поэтому каждая запись информации должна происходить во время фронта синхроимпульса. Информация, записываемая в регистр, может быть в произвольной форме. Для 4-разрядов возможна запись:
•Data = $unsigned($random)%15;
Режимы работы Адаптивных Логических Модулей
•1. Обычный режим. Используются LUT от 3 до 5 входов.
•2. Режим расширенного LUT. Блок из 2-х LUT на 5 входов.
•3. Арифметический режим. Четырехразрядный сумматор. Используются 2 пары LUT на 4 входа.
•4. Объединенный арифметический режим. Многоразрядный сумматор собирается из четырехразрядных частей.
Режим расширенного LUT
