ЭИС2 / ЛБ4 / ЭИС2 Лабораторная работа 4

Подаваемые сигналы идентичны тем, что были на входах функциональной схемы. Моделирование соответствует плану моделирования, а выходные сигналы идентичны предполагаемым.

31

Заключение

В ходе выполнения данной лабораторной работы была построена схема вычислительного блока, выполняющего преобразование двоичного кода в код МТК-2, логическую операцию А¯∩B и арифметическую операцию А−B, а также схема была описана на HDL SystemVerilog. Оба варианта были промоделированы согласно плану моделирования.

32