Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:

ЭИС2 / ЛБ3 / ЭИС2 Лабораторная работа 3

.pdf
Скачиваний:
6
Добавлен:
20.06.2025
Размер:
1.15 Mб
Скачать

Министерство науки и высшего образования Российской Федерации Федеральное государственное автономное образовательное учреждение высшего образования

ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ (ТУСУР)

Кафедра комплексной информационной безопасности электронновычислительных систем (КИБЭВС)

ПРИМЕНЕНИЕ ТРИГГЕРОВ, РЕГИСТРОВ И СЧЁТЧИКОВ Отчет по лабораторной работе №3

по дисциплине «Электроника и схемотехника» Вариант №2

Студент гр. 7х3-х

_______ ххххххх

27.05.2025

Руководитель Преподаватель КИБЭВС

_______ хххххххх

27.05.2025

Томск 2025

 

Введение

Целью работы является изучение совместного применения триггеров,

регистров и счётчиков.

 

 

 

Постановка задачи:

 

 

 

1. Составить таблицу

истинности для функций: F24=

 

,

D

F3= ∩D, F2= ∩ D,

F1= ∩ D и обозначить в таблице порядок

разрядов (старший и младший);

 

 

 

2.Для выполнения 4-х параллельных операций над полубайтом организовать прием и выдачу данных согласно варианту 2 из таблицы, собрать необходимую схему, используя встроенные блоки регистров;

3.Промоделировать работу схем в двух режимах. Выбирать комбинации входных сигналов (A, B, C, D) таким образом, чтобы в результате каждая функция принимала значения на выходе и 0, и 1, провести анализ результатов моделирования разных режимов;

4.Сверить результаты моделирования с составленными таблицами;

5.Повторить п. 2-4, только для описания устройств вместо схем на холстах .bdf, используя заданный вариантом HDL VHDL.

2

1 ХОД РАБОТЫ

1.1 Таблица истинности

Для функций, заданных по варианту, была составлена таблица истинности (таблица 1.1).

Таблица 1.1 – Таблица истинности для F24, F3, F2, F1

 

Входы

 

 

 

Выходы

 

 

 

 

 

 

 

 

 

 

A

B

 

C

D

F24

F3

F2

F1

 

 

 

 

 

 

 

 

 

0

0

 

0

0

1

0

0

0

 

 

 

 

 

 

 

 

 

0

0

 

0

1

1

0

1

1

 

 

 

 

 

 

 

 

 

0

0

 

1

0

1

0

0

1

 

 

 

 

 

 

 

 

 

0

0

 

1

1

0

1

1

1

 

 

 

 

 

 

 

 

 

0

1

 

0

0

0

1

0

0

 

 

 

 

 

 

 

 

 

0

1

 

0

1

0

1

1

1

 

 

 

 

 

 

 

 

 

0

1

 

1

0

0

1

1

1

 

 

 

 

 

 

 

 

 

0

1

 

1

1

1

1

1

1

 

 

 

 

 

 

 

 

 

1

0

 

0

0

1

1

1

0

 

 

 

 

 

 

 

 

 

1

0

 

0

1

1

1

1

1

 

 

 

 

 

 

 

 

 

1

0

 

1

0

1

1

1

1

 

 

 

 

 

 

 

 

 

1

0

 

1

1

1

1

1

1

 

 

 

 

 

 

 

 

 

1

1

 

0

0

1

1

1

1

 

 

 

 

 

 

 

 

 

1

1

 

0

1

1

1

1

1

 

 

 

 

 

 

 

 

 

1

1

 

1

0

1

1

1

1

 

 

 

 

 

 

 

 

 

1

1

 

1

1

1

1

1

1

 

 

 

 

 

 

 

 

 

3

1.2 Функциональная схема

На рисунке 1.1 представлена общая функциональная схема с использованием встроенных блоков регистров и 4-х функций по вариантам (рисунок 1.1).

Рисунок 1.1 – Функциональная схема

4

1.3 Моделирование

Было проведено моделирование схемы в двух режимах, результаты представлены на рисунке 1.2 и рисунке 1.3.

Рисунок 1.2 – Моделирование в режиме с задержкой

Рисунок 1.3 – Моделирование в функциональном режиме

5

1.4 Код на VHDL

Схема была описана на HDL VHDL. Результат представлен на рисунке

1.4 – рисунке 1.6.

Рисунок 1.4 – Реализация на VHDL

Рисунок 1.5 – Реализация на VHDL

6

Рисунок 1.6 – Реализация на VHDL

Работа схемы, описанной в виде кода, также была промоделирована в двух режимах (рисунок 1.7 – рисунок 1.8). Комбинации входных данных аналогичны тем, что использовались при прошлом моделировании.

Рисунок 1.7 – Моделирование в режиме с задержкой

Рисунок 1.8 – Моделирование в функциональном режиме

7

Можно заметить, что результаты моделирования, проведенного по изначальной схеме и по коду, написанному на языке VHDL, абсолютно идентичны, а также совпадают с построенной таблицей истинности, из чего можно сделать вывод, что построение и моделирование схемы было произведено без ошибок.

8

1.5 Схема в RTL Viewer

На рисунке 1.9 представлена схема RTL Viewer.

Рисунок 1.9 – RTL Viewer

9

Заключение

В ходе выполнения данной лабораторной работы было изучено совместное применение триггеров, регистров и счётчиков. Была промоделирована работа построенной схемы, а также описано устройство с помощью языка VHDL.

10

Соседние файлы в папке ЛБ3