1.5 Схема 2ИЛИ-НЕ
Таблица истинности для схемы 2ИЛИ-НЕ представлена в таблице 1.5. Таблица 1.5 – Таблица истинности 2ИЛИ-НЕ
|
Вход |
Выход |
|||
|
|
|
|
|
|
X1 |
|
|
X2 |
Y |
|
|
|
|
|
|
|
0 |
|
0 |
|
1 |
|
|
|
|
|
|
|
0 |
|
1 |
|
0 |
|
|
|
|
|
|
|
1 |
|
0 |
|
0 |
|
|
|
|
|
|
|
1 |
|
1 |
|
0 |
|
|
|
|
|
|
|
Запись формулы схемы 2ИЛИ-НЕ (1.5): |
|
||||
|
|
Y = |
|
|
(1.5) |
|
|
X 1 X 2 |
|||
На рисунке 1.17 представлена функциональная схема 2ИЛИ-НЕ. Схема была скомпилирована для дальнейшего моделирования.
Рисунок 1.17 – Функциональная схема 2ИЛИ-НЕ
Было проведено моделирование схемы в двух режимах, результаты представлены на рисунке 1.18 и рисунке 1.19.
Рисунок 1.18 – Результат функционального режима
11
Рисунок 1.19 – Результат режима с задержкой На рисунке 1.20 элемент 2ИЛИ-НЕ описан на VHDL.
Рисунок 1.20 – Реализация на VHDL
12
1.6 Схема 2ИСКЛ.ИЛИ-НЕ
Таблица истинности для схемы 2ИСКЛ.ИЛИ-НЕ представлена в таблице
1.6.
Таблица 1.6 – Таблица истинности 2ИСКЛ.ИЛИ-НЕ
|
Вход |
Выход |
|||
|
|
|
|
|
|
X1 |
|
|
X2 |
Y |
|
|
|
|
|
|
|
0 |
|
0 |
|
1 |
|
|
|
|
|
|
|
0 |
|
1 |
|
0 |
|
|
|
|
|
|
|
1 |
|
0 |
|
0 |
|
|
|
|
|
|
|
1 |
|
1 |
|
1 |
|
|
|
|
|
|
|
Запись формулы схемы 2ИСКЛ.ИЛИ-НЕ (1.6): |
|
||||
|
|
Y = |
|
|
(1.6) |
|
|
X 1 X 2 |
|||
На рисунке 1.21 представлена функциональная схема 2ИСКЛ.ИЛИ-НЕ. Схема была скомпилирована для дальнейшего моделирования.
Рисунок 1.21 – Функциональная схема 2ИСКЛ.ИЛИ-НЕ
Было проведено моделирование схемы в двух режимах, результаты представлены на рисунке 1.22 и рисунке 1.23.
Рисунок 1.22 – Результат функционального режима
13
Рисунок 1.23 – Результат режима с задержкой На рисунке 1.24 элемент 2ИСКЛ.ИЛИ-НЕ описан на VHDL.
Рисунок 1.24 – Реализация на VHDL
14
2 ЛОГИЧЕСКАЯ ФОРМУЛА ПО ВАРИАНТУ
2.1 Таблица истинности для формулы
Таблица истинности для формулы = ∩ D представлена в таблице
1.6.
A |
B |
C |
D |
B ∩ C |
A B ∩ C |
A B ∩ C D |
|
|
|
|
|
|
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
0 |
0 |
0 |
1 |
0 |
0 |
1 |
|
|
|
|
|
|
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
0 |
0 |
1 |
1 |
0 |
0 |
1 |
|
|
|
|
|
|
|
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
0 |
1 |
0 |
1 |
0 |
0 |
1 |
|
|
|
|
|
|
|
0 |
1 |
1 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
0 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
1 |
0 |
0 |
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
1 |
0 |
0 |
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
1 |
0 |
1 |
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
1 |
0 |
1 |
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
1 |
1 |
0 |
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
1 |
1 |
0 |
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
1 |
1 |
1 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
15
2.2 Функциональная схема
На рисунке 2.1 представлена функциональная схема для формулы= ∩ D. Схема была скомпилирована для дальнейшего моделирования.
Рисунок 2.1 – Функциональная схема
Было проведено моделирование схемы в двух режимах, результаты представлены на рисунке 2.2 и рисунке 2.3.
Рисунок 2.2 – Результат функционального режима
Рисунок 2.3 – Результат режима с задержкой
16
2.3 Код на HDL
На рисунке 2.4 формула = ∩ D описана на VHDL. Результат синтеза с помощью инструмента RTL Viewer представлен на рисунке 2.5.
Рисунок 2.4 – Реализация на VHDL
Рисунок 2.5 – Синтезированная схема
17
Заключение
Входе выполнения данной лабораторной работы были изучены основные инструменты САПР QuartusII, приобретены навыки моделирования работы схем на основе простых логических элементов.
Входе моделирования работы схем был сделан вывод о работе режимов: при запуске моделирования в режиме «Timing» некоторые сигналы будут немного выходить из временного интервала, то есть при работе в этом режиме учитываются задержки логических элементов. При запуске моделирования в режиме «Functional» задержки пропадают, поскольку данный режим их просто исключает и предоставляет теоретический результат.
Также было проведено сравнение таблиц истинности логических элементов с их результатами моделирования, результаты совпали.
18