ЦЭ 3 лаба
.docxМИНОБРНАУКИ РОССИИ
Санкт-Петербургский государственный
электротехнический университет
«ЛЭТИ» им. В. И. Ульянова (Ленина)
Кафедра РС
ОтЧЕТ
по лабораторной работе №3
по дисциплине «Цифровая электроника»
Тема: Асинхронные RS- и DL- триггеры на языке Verilog
Санкт-Петербург
2025
Цель работы: научиться собирать схемы RS- и DS- триггеров в текстовом редакторе Verilog, а также программировать соответствующие отладочные платы.
Выполнение работы:
RS – триггер
1.1 Код на Verilog
Рис
1.1.1 Собранная схема в редакторе Verilog
1.2 Собранная схема в компоненте RTL-Viewer
Рис
1.1.2
Схема в RTL-Viewer
Dffghdfgdfd
Рис
1.1.3 Временная диаграмма RS-
триггера (без задержек
Svdfsdfsdfgd
1.4 Временная диаграммы для собранной схемы (с задержками)
Рис
1.1.4 Временная диаграмма RS-
триггера (без задержек)
1.5 Плата в Pin-Planner
Рис
1.1.5 Запрограммированная плата в редакторе
Pin
Planner
DL – триггер
2.1 Код на Verilog
Рис
2.1.1 Собранная схема в редакторе Verilog
2.2 Собранная схема в компоненте RTL-Viewer
Рис
2.2.1
Схема в RTL-
Viewer
Рис
2.3.1 Временная диаграмма DL
– триггера (без задержек)
Рис
2.4.1 Временная диаграмма DL
– триггера (с задержками)
Рис
2.5.1 Запрограммированная плата DL
– триггера в редакторе Pin
Planner
Вывод: в ходе выполнения лабораторной работы в текстовом редакторе Verilog были собраны схемы асинхронных RS- и DL- триггеров, а после были запрограммированы платы для них. Собранные схемы отличаются от используемых в прошлых работах тем, что значение определяется не только сигналом в настоящий момент времени, но и в прошедший. Данные триггеры хранят информацию 1 бит (значение 1 или 0). RS- триггер имеет запрещенное состояние при reset и set равных единице. У DL- триггера такой недостаток отсутствует, т. к. сигнал load фиксирует значение data, которое было непосредственно перед его включением.