БТИИС_вопросы_к_экзамену

«Базовые технологии изготовления интегральных схем» для подготовки маги-

стров по направлению 11.04.04 – «Электроника и наноэлектроника»

1. Дайте определение понятию: интегральная схема, элемент интегральной схемы. Укажите их особенности.

ИС – функционально законченное микроэлектронное изделие, сформированное в полупроводниковой монокристаллической пластине.

Элемент ИС – часть ИС, реализующая функцию какого-либо электрорадиоэлемента, выполненная нераздельно от других частей, которую невозможно выделить как самостоятельное изделие с точки зрения требований к испытаниям.

Особенности ИС: массовость, единый технологический цикл.

Особенности элементов ИС: неотделимость от всей схемы, неизменность после производства, изготовление в едином технологическом процессе.

2. Дайте определение понятия: технология изготовления, технологическая операция, технологический процесс. Укажите их особенности.

Технология изготовления – совокупность техпроцессов, обеспечивающих формирование различных элементов и компонентов ИМС одновременно/последовательно в едином техпроцессе.

Технологическая операция – часть техпроцесса, выполняемая непрерывано на одном рабочем месте над одним/несколькими одновременно обрабатываемыми или собираемыми изделиями, одним/несколькими рабочими.

Технологический процесс – совокупность циклов и операций, направленных на изготовление конечного изделия.

3. Дорожная карта, технологическая норма, чистые фабрики. Дайте определение, поясните их структуру и необходимость применения. Поясните процесс расчета технологической нормы.

Дорожная карта – план развития полупроводниковой технологии на срок в 15 лет. Традиционно выпускается НКО ITRS (ныне часть IEEE под названием IRDS).

Технологическая норма – фактический наименьший размер элементов, который может быть достигнут в производстве. Технологическая норма обычно лимитируется длиной затвора транзистора (то есть расстоянием от истока до стока).

2

Чистая фабрика – предприятие, на котором реализованы меры по контролю концентрации аэрозольных частиц и которое построено и используется так, чтобы свести к минимуму поступление, генерацию и накопление частиц внутри помещения + могут контролироваться другие параметры.

Достигается путем контроля потоков, фильтрации, контроль материалов, из которых построено помещение, подбором спецодежды.

3

4.Покажите процесс создания КМОП ячейки, поясните каждый этап.

4

5

6

5. Мура. Какова его роль в развитии полупроводниковой промышленности.

Закон Мура – количество транзисторов удваивается вдвое каждый год. Сформулирован на основе первых пяти лет развития микроэлектроники.

Стремление к увеличению числа транзисторов сыграло основополагающую роль в развитии полупроводниковой промышленности, однако соблюдение закона Мура оказалось возможным лишь в результате развития технологии, которая позволила уменьшить время изготовления, удешевить производство транзисторных схем и т.п.

6. Поясните особенности процесса масштабирования. Укажите области его применения и трудности на пути реализации.

Масштабирование (закон Деннарда) – процесс уменьшения размеров элементов транзисторов пропорционально некоторому коэффициенту. Закон Деннарда перестал работать с 2006 года, то есть темпы роста производительности перестали описываться той же зависимостью, что и раньше, обратно пропорциональной размерам транзистора. Проблема связана с выделяемыми тепловыми мощностями – решение представилось в многоядерности и многопоточности.

7

!Согласно классическому закону масштабирования, при уменьшении размеров транзистора уменьшается все, кроме величины электрического поля внутри транзистора.

!Масштабирование вскрыло новую проблему – напряжение питания не может быть менее 0.8 В, так как транзисторы работают в ключевом режиме, и необходимо точное знание того, что транзистор либо закрыт, либо открыт.

!При увеличении туннельного тока увеличивается статистический разброс порогового напряжения, так как оно начинает зависеть от падения напряжения на омическом сопротивлении затвора, а разброс связан с разбросом самого сопротивления.

!Квантово-механическая природа локализации приповерхностного заряда такова, что максимум плотности находится не непосредственно на границе, а на расстоянии около 1 нм от нее. Это приводит к увеличению эффективной толщины оксила примерно на 0.3 нм.

Для уменьшения влияния сильных полей и устранения короткоканальных эффектов используют LDD-структуры.

7. Проведите анализ проблем тепловыделения: с чем связан, какие пути преодоления. (+см. Зебрев, с. 47)

Тепловыделение определяется фактором накопления энергии электростатического поля в конденсаторе – CU2/2. Потери на такт (они вдвое больше) определяются энергией в единицу времени с учетом активности схемы (то есть относительного количества транзисторов, которые выделают мощность в данный такт) – a*CU2*f. Учитывая N – плотность интеграции, получим, что динамические тепловые потери составляют aNCU2f + потребление в выключенном состоянии, то есть NIoffN.

8

8. Ограничения миниатюризации: с чем связаны, пути преодоления. (+см. Зебрев, с. 46)

При уменьшении размеров линии возрастает характерное время перезарядки проводника, то есть уменьшается быстродействие линии межсоединения. Решение этой проблемы – использование low-k.

Фактор, лимитирующий уменьшение размеров подзатворного д/э – прямой туннельный ток, который становится больше подпорогового тока в цепи сток-исток. Минимум – 2.3 нм толщина д/э. Решение – использование high-k диэлектриков.

Миниатюризация с увеличением плотности интеграции приводит к значительному увеличению тепловыделения на единицу площади. Решение – эффективные методы отвода теплоты.

9. Оцените максимальной быстродействие современных ИС. Чем ограничивается, какие пути преодоления.

Максимальное быстродействие определяется временем перезаряда емкостей: t=1/RC=1/(2pif). Сопротивление равно сопротивлению канала (0.1 Ом), емкость – из толщины подзатворного диэлектрика, C=ee0S/d. Минимальная площадь 10*10 nm, толщина диэлектрика – 10 nm. Максимальная частота самого транзистора огромна и составляет порядка 4*1015 Гц. Однако частота, ограниченная металлизацией, составляет 1.6*1011 Гц. Решение – паралелль, многоядерность.

10. FEOL: основные понятия и тенденции развития, создание канала транзистора, создание затвора транзистора, технологический маршрут

FEOL.

Уменьшение топологических размеров транзистора на 30% приводит к двукратному увеличению плотности их размещения на кристалле и к росту быстродействия примерно на 50%. Безусловно, интересен ответ на вопрос – когда же будет достигнут предел масштабирования транзистора и что нужно сделать для того, чтобы преодолеть этой предел? Оказывается, уже сегодня правило пропорционального масштабирования не выполняется.

Весь процесс производства кристалла ИС условно делится на две примерно равные по длительности части. Первая часть называется front end processing или front end of line (FEOL) Среди наиболее важных технологических операций, используемых в этой части маршрута изготовления ИС, можно назвать следующие: эпитаксиальное наращивание слоѐв, в том числе селективное эпитаксиальное наращивание гетероструктур; оптическая проекционная литография; ионное легирование, которое используется, начиная с формирования сверхглубоких «карманов», и, заканчивая приготовлением сверхмелких слоѐв; быстрый термический отжиг, в том числе и в реактивной среде; формирование слоя подзатворного диэлектрика, посредством термического окисления Si (возможно с последующей его нитридитацией) и/или осаждения сверхтонких слоѐв диэлектрика; осаждение слоѐв сильнолегированного поликремния; осаждение слоѐв металлов, их силицидов или нитридов; осаждение слоѐв диэлектриков; травление металлов и диэлектриков.

9

11. Формирование межэлементных соединений и межуровневой разводки (BEOL): основные понятия и тенденции развития, создание межуровневого диэлектрика, создание межуровневой разводки, технологический маршрут BEOL.

Вторая части маршрута изготовления ИС называется back end processing или back end of line (BEOL). Все эти операции связаны с изготовлением межэлементной и межуровневой разводки, а также с формированием контактных площадок для выводов ИС. Осаждение слоѐв межуровневого диэлектрика; оптическая проекционная литография; травление диэлектриков с целью вскрытия окон; рост металлических столбиков с целью организации межуровневых соединений; осаждение металлических слоѐв с целью организации соединений в одном уровне; планаризация диэлектрических и металлических слоѐв.

Чтобы ещѐ раз подчеркнуть растущую важность технологий BEOL, приведѐм следующие данные. При топологической норме 0,5 мкм для формирования металлизации требовалось вдвое меньше операций, чем для изготовления транзисторов. При норме 0,25 мкм число этих операций сравнялось, при норме 0,13 мкм для формирования металлизации требовалось уже в 1,4 раза больше операций, чем для создания транзисторов, а при норме 65 нм число операций BEOL окажется вдвое больше, чем количество операций FEOL.

Основное решение, которое используется для уменьшения емкостей межуровневой разводки, – это уменьшение диэлектрической проницаемости диэлетрика, используемого для межуровневой изоляции.

Выбор материала, пригодного для его использования в ИС, определяется не только величиной диэлектрической проницаемоти, но и целой группой других требований, среди которых большое значение имеют совместимость диэлектрика с процессами BEOL, его стабильность, отсутствие взаимодействия с металлами, а также их нитридами и т.д.

10 и 11 все вместе:

В полупроводниковом производстве термины FEOL (Front-End of Line), MEOL (MiddleEnd of Line) и BEOL (Back-End of Line) описывают этапы технологического процесса изготовления микросхем, особенно КМОП (CMOS) устройств.

FEOL включает этапы, на которых формируются активные компоненты транзисторов в кристалле кремния: исток, сток, затвор, подложка и область каналов.

MEOL — это промежуточный этап, соединяющий транзисторы (FEOL) с металлизацией (BEOL). Это сравнительно новый термин, появившийся с развитием технологий FinFET, 3Dинтеграции и сквозных кремниевых соединений (TSV).

BEOL — это этапы, где создаются слои межсоединений (металлизация), соединяющих транзисторы в логические цепи, и верхние контакты для подключения к внешней упаковке.