МИНОБРНАУКИ РОССИИ

Федеральное государственное бюджетное образовательное учреждение высшего образования

«МИРЭА - Российский технологический университет» РТУ МИРЭА

Институт Информационных Технологий Кафедра Вычислительной Техники (ВТ)

ОТЧЁТ ПО ПРАКТИЧЕСКОЙ РАБОТЕ № 6

«Делитель частоты» по дисциплине

«Архитектура вычислительных машин и систем»

Выполнил студент группы

ИВБО-XX-XX _{Иванов И.И}

Принял ассистент кафедры ВТ Дуксина И.И.

Практическая работа выполнена « » 2025 г.

«Зачтено» « » 2025 г.

Москва 2025

АННОТАЦИЯ

Данная работа включает в себя 1 рисунок, 3 листинга. Количество страниц в работе — 10.

СОДЕРЖАНИЕ

ВВЕДЕНИЕ 4

1. ПОСТАНОВКА ЗАДАЧИ 5

2. ПРОЕКТИРОВАНИЕ И РЕАЛИЗАЦИЯ 6

   1. Создание модуля параметрического универсального реверсивного счетчика 6

   2. Создание модуля делителя частоты 6

3. ВЕРИФИКАЦИЯ 8

ЗАКЛЮЧЕНИЕ 9

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ 10

ВВЕДЕНИЕ

Verilog HDL — это язык описания аппаратуры, используемый для описания и моделирования электронных систем. Verilog HDL наиболее часто используется в проектировании, верификации и реализации (например, в виде СБИС) аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции [3].

Счётчик – цифровой автомат, предназначенный для счёта входных импульсов, поступающих на специальный счётный вход. Состояние счётчика зависит от количества поступивших импульсов [1].

Одним из вариантов использования счётчика является устройство делителя частоты. Суть заключается в следующем: некоторый периодический сигнал (например, сигнал синхронизации) имеет определённую частоту изменения своего уровня (в примере тестового модуля синхросигнал менялся каждые 10 единиц времени); некоторые устройства для участия в алгоритме решения задачи должны изменять своё состояние, скажем, раз в 20 единиц времени. Создавать в рамках схемы отдельный синхросигнал, не связанный с основным – плохая идея, поскольку это может привести к рассинхронизации из- за физических процессов, уникальных для каждого сигнала. Решением такой проблемы будет замедление основного сигнала синхронизации в 20/10 = 2 раза.

Устройство, позволяющее произвести такую манипуляцию, называется делителем частоты [1].

1. ПОСТАНОВКА ЗАДАЧИ

Задание: Спроектировать универсальный параметрический схемотехнический узел — счётчик — при помощи Verilog HDL. На основе разработанного модуля счётчика создать модуль делителя частоты. Произвести верификацию полученного устройства средствами САПР Vivado [1].

2. ПРОЕКТИРОВАНИЕ И РЕАЛИЗАЦИЯ

1. Создание модуля параметрического универсального реверсивного счетчика

Создадим модуль, описывающий параметрический универсальный реверсивный счётчик. Реализация представлена в Листинге 2.1.

Листинг 2.1 – Параметрический универсальный реверсивный счетчик

По умолчанию данный счетчик имеет шаг 1 и модуль 15, направление счета зависит от входа dir.

2. Создание модуля делителя частоты

Создадим модуль, описывающий делитель частоты согласно выданному варианту, используя экземпляр параметрического универсального реверсивного счётчика. Реализация представлена в Листинге 2.2.

Листинг 2.2 – Делитель частоты

Продолжение листинга 2.2

3. ВЕРИФИКАЦИЯ

Произведем верификацию описанных модулей, для это создадим тестовый модуль test.v. Результат представлен в Листинге 3.1.

Листинг 3.1 — Модуль тестирования

Результат верификации представлен на Рисунке 3.1

Рисунок 3.1 — Результат верификации созданных схем

ЗАКЛЮЧЕНИЕ

В результате работы были спроектирован универсальный параметрический схемотехнический узел — счётчик — при помощи Verilog HDL. На основе разработанного модуля счётчика создан модуль делителя частоты. Произведена верификацию полученного устройства средствами САПР Vivado.

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Дуксин, Н. А. Архитектура вычислительных машин и систем. Основы построения вычислительной техники: Практикум : учебное пособие / Н. А. Дуксин, Д. В. Люлява, И. Е. Тарасов. — Москва : РТУ МИРЭА, 2023. — 185 с.

2. Смирнов С.С. Информатика [Электронный ресурс]: Методические указания по выполнению практических и лабораторных работ / С.С. Смирнов — М., МИРЭА — Российский технологический университет, 2018. — 1 электрон. опт. диск (CD-ROM).

3. Соловьев В. В. Основы языка проектирования цифровой аппаратуры Verilog. — М.: Горячая линия — Телеком, 2014. — 208 с.