ПЗ4
.pdfМіністерство освіти і науки України Харківський національний університет радіоелектроніки
Кафедра системотехніки
Звіт
про виконання практичної роботи №4
з дисципліни: «Комп’ютерна схемотехніка та архітектура комп’ютерів» за темою: «ДОСЛІДЖЕННЯ ТРИГЕРІВ»
Виконала: |
Прийняв: |
ст. гр. КНТ-23-3 |
к.т.н Тітов С.В. |
Чан Бич Фионг |
|
Харків 2024
4.1 Мета роботи
Метою роботи є експериментальне дослідження роботи різних типів тригерів, що розроблені на основі RS–тригерів, вивчення їх властивостей та принципів побудови та функціонування.
4.2 Хід роботи
В ході підготовки до виконання практичного завдання було повторено лекційний матеріал на тему «Тригери», «RS-тригери», «JK-тригери», «D- тригери» та ін.
4.2.1 Дослідження синхронного D-тригера
Злінійки логічних елементів вибрати елементарні двовхідні елементи І– НЕ або АБО-НЕ, на них побудувати синхронний однотактний D–тригер.
Злінійки логічних елементів вибрати елементарні двовхідні елементи АБО-НЕ й І-НЕ, на їхній базі за допомогою асинхронного RS–тригера побудувати синхронний однотактний D–тригер.
Злінійки логічних елементів вибрати елементарні двовхідні елементи АБО-НЕ й І-НЕ, на їхній базі за допомогою асинхронного RS–тригера побудувати синхронний двотактний D–тригер.
Подаючи на вхід тригера, за допомогою генератора слів, кодову комбінацію відповідно до таблиці переходів, установити тригер у вихідний стан.
Перевірити його працездатність D–тригера, побудованого на базі простих логічних елементів і на базі асинхронного RS–тригера і їх відповідність таблиці переходів, показанням індикаторів і часовим діаграмам логічного аналізатора.
Таблиця 4.1 – Таблиця переходів D-тригера
Рисунок 4.1 - Однотактний D-тригер на базі RS-тригера
На вхід пристрою подається два сигнали: синхровхід (SYNC) та вхідний сигнал (D), надалі комбінації вхідних сигналів будуть записані у форматі (SYNC, D). Два перших входу логічного аналізатору відображують стан вхідного сигналу (SYNC, D), два передостанніх входи логічного аналізатору
– стан прямого та зворотнього виходу тригера, побудованого на елементарних компонентах (І-НЕ), два останніх – прямого та зворотнього виходу тригера, побудованого з використанням примітиву RS-тригера.
Рисунок 4.2 - Двотактний D-тригер на базі RS-тригера
Два перших входу логічного аналізатору відображують стан вхідного сигналу (SYNC, D), два передостанніх входи логічного аналізатору – стан прямого та зворотнього виходу першого каскаду тригера, два останніх – стан виходив другого каскаду тригера (далі – вихід тригеру). Таблиця переходів двотактного D-тригера еквівалентна до таблиці переходів
однотактного D-тригеру, з увагою на те, що інформація, що надходить на вхід на виході з’являється з затримкою на такт. Коректність роботи каскадів між собою показує сдвиг на пів такту між вихідними сигналами першого та другого каскаду (оскільки затримка першого каскаду – пів такту, затримка другого - такт).
Отримані графіки логічного аналізатора відповідають таблицям переходів обох тригерів, отже функціональні схеми складені правильно.
4.2.2 Дослідження рахункового тригера
Злінійки елементів цифрових схем вибрати два асинхронні RS–тригери, на них побудувати Т–тригер.
Злінійки елементів цифрових схем вибрати D–тригер, з його допомогою побудувати Т–тригер.
Злінійки інструментів вибрати генератор слів, логічний аналізатор, чотири індикатори й підключити їх відповідно до входів і виходів тригера, склавши функціональну схему для дослідження його роботи Т-тригера .
Перевірити працездатність Т–тригера, побудованого на базі D–тригера
йна базі асинхронного RS–тригера і їх відповідність таблиці переходів, показанням індикаторів і часовим діаграмам логічного аналізатора.
Таблиця 4.2 – Таблиця переходів T-тригера
Рисунок 4.3 – T-тригер на базі RS та D-тригерів
Перший вхід логічного аналізатору відображає стан керуючого входу, третя пара останніх входів показує стан першого каскаду T-тригера на базі примітивів RS-тригерів, передостанні два входи відображають стан прямого та зворотнього виходу T-тригера на базі примітивів RS-тригерів, два останні
–виходи T-тригера на базі примітиву D-тригеру.
Утой час коли тригер, побудований з примітивів RS-тригерів, як і очікується, змінює свій стан під впливом заднього фронту керуючого сигналу, через особливості моделювання середовища EWB, тригер побудований на базі примітиву двотактного D-тригеру змінює свій стан під впливом переднього фронту вхідного сигналу. Як і очікувалось, тригери, враховуючи особливості моделювання, за однакових вхідних сигналів приймають однаковий стан, тобто їх поведінка ідентична.
Отримані графіки логічного аналізатора відповідають таблиці переходу тригера, отже функціональна схема складена правильно.
4.2.3 Дослідження JK-тригера
З лінійки елементів цифрових схем вибрати асинхронні RS–тригери, на
цій базі за допомогою простих логічних елементів |
побудувати |
універсальний JK–тригер. |
|
Перевірити працездатність JK–тригера й відповідність таблиці переходів, показанням індикаторів і часовим діаграмам логічного аналізатора.
Таблиця 4.3 – Таблиця переходів JK-тригера
Рисунок 4.4 – Універсальний JK-тригер на базі RS-тригеру
Перший вхід логічного аналізатору підключено до сигналу K, другий – до сигналу j, третій до сигналу синхронізації. Передостання пара сигналів демонструє стан прямого та зворотнього виходу першого каскаду відповідно, остання пара входів підключена до прямого та зворотнього виходу тригера відповідно. Сигнали подаються у форматі (K, J), на кожну комбінацію приходиться один такт синхросигналу.
Рисунок 4.5 – JK-тригер на базисі «І-НЕ»
Перший вхід логічного аналізатору підключено до сигналу K, другий – до сигналу j, третій до сигналу синхронізації, четвертий до сигналу скидання (необхідно для коректної симуляції). Передостання пара сигналів демонструє стан прямого та зворотного виходу першого каскаду відповідно, остання пара входів підключена до прямого та зворотного виходу тригера відповідно. Сигнали будуть подаватися у форматі (K, J), на кожну
комбінацію приходиться один такт синхросигналу. Для коректної симуляції роботи пристрою у середовищі EWB, необхідно першим сигналом схеми точно вказати стан тригеру, для цього використовується вхід SETUP, потім комбінацією (10) тригер переводиться у стан збереження нуля. Перша мітка логічного аналізатору стоїть на початку роботи тригера.
Отримані графіки логічного аналізатора відповідають таблиці переходу тригера, отже функціональна схема складена правильно.
Висновок:
У практичній роботі досліджено властивості, принципи побудови та роботи тригерів на основі RS-тригерів, зокрема D-, T- та JK-тригерів у різних реалізаціях. Для кожного тригера складено функціональні схеми та таблиці переходів.