lb8

11

Функциональная схема выходного блока представлена на рисунке 3.5.

Рисунок 3.5 – Функциональная схема (выходной блок)

12

4 МОДЕЛИРОВАНИЕ

При моделировании после подачи данных происходит их запись. Далее идет выгрузка данных. Результаты моделирования представлены на рисунках 4.1-4.8.

Рисунок 4.1 – Результат моделирования(Timing 1)

Рисунок 4.2 – Результат моделирования(Timing 2)

Рисунок 4.3 – Результат моделирования(Timing 3)

Рисунок 4.4 – Результат моделирования(Timing 4)

13

Рисунок 4.5 – Результат моделирования(Functional 1)

Рисунок 4.6 – Результат моделирования(Functional 2)

Рисунок 4.7 – Результат моделирования(Functional 3)

Рисунок 4.8 – Результат моделирования(Functional 4)

Результат моделирования соответствует плану моделирования,

представленному в таблице 2.4.

14

5 КОД НА HDL

На рисунках 5.1-5.5 представлен код, написанный на VHDL.

Рисунок 5.1 – Код на VHDL (1)

Рисунок 5.2 – Код на VHDL (2)

15

Рисунок 5.3 – Код на VHDL (3)

Рисунок 5.4 – Код на VHDL (4)

16

Рисунок 5.5 – Код на VHDL (5)

18

7 МОДЕЛИРОВАНИЕ КОДА НА HDL

Результаты моделирования кода представлены на рисунках 7.1-7.10.

Рисунок 7.1 – Результат моделирования кода(Timing 1)

Рисунок 7.2 – Результат моделирования кода(Timing 2)

Рисунок 7.3 – Результат моделирования кода(Timing 3)

Рисунок 7.4 – Результат моделирования кода(Timing 4)

19

Рисунок 7.5 – Результат моделирования кода(Timing 5)

Рисунок 7.6 – Результат моделирования кода(Functional 1)

Рисунок 7.7 – Результат моделирования кода(Functional 2)

Рисунок 7.8 – Результат моделирования кода(Functional 3)

20

Рисунок 7.9 – Результат моделирования кода(Functional 4)

Рисунок 7.10 – Результат моделирования кода(Functional 5)

Результат моделирования соответствует плану моделирования.