lb6
.pdfМинистерство науки и высшего образования Российской Федерации
Федеральное государственное бюджетное образовательное учреждение высшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)
Кафедра комплексной информационной безопасности электронновычислительных систем (КИБЭВС)
ИЗУЧЕНИЕ РАБОТЫ РЕГИСТРОВ
Отчет по лабораторной работе №6 по дисциплине «Электроника и схемотехника»
Вариант №8
Студент гр. 730-2
Подойницын К.В.
03.06.2022г.
Руководитель
Доцент КИБЭВС
_____Мальчуков А.Н.
03.06.2022г.
Томск 2022
2
Введение
Целью данной работы является изучение регистров, их принципы
построения и работы.
1.Cоставить схемы и таблицы согласно варианту(siso сдвиг влево синхронная загрузка асинхронный сброс с разрядностью 10 бит, sipo сдвиг вправо асинхронный сброс с разрядностью 14 бит, pipo асинхронная загрузка синхронный сброс с разрядностью 16 бит).
2.Собрать схемы на холстах .bdf согласно варианту.
3.Промоделировать работу всех схем в двух режимах (timing и
functional). Сравнить результаты моделирования с составленными таблицами истинности.
4. Используя заданный вариантом HDL, описать те же устройства.
Вариант HDL: VHDL.
5.Написать выводы о проделанной работе
3
1 РЕГИСТР ТИПА SISO
1.1 Таблица истинности
Таблица 1.1 – таблица истинности для SISO
1.2 Функциональная схема
На рисунке 1.1 представлена функциональная схема SISO.
Рисунок 1.1 – Функциональная схема SISO
4
1.3 Моделирование функциональной схемы
На рисунках 1.2–1.3 представлены результат моделирования SISO в
двух режимах.
Рисунок 1.2 – Результат моделирования SISO (Timing)
Рисунок 1.3 – Результат моделирования SISO (Functional)
Результат моделирования совпадает с таблицей.
5
1.4 Код на HDL
На рисунке 1.4 представлен код описания SISO на VHDL.
Рисунок 1.4 – Код описания SISO на VHDL
1.5 Схема RTL Viewer
На рисунке 1.5 представлена схема из RTL Viewer.
L |
Q~[9..0] |
|
|
|
|
|
|
|
|
sin |
SEL |
Q[9..0] |
|
|
DATAA |
PRE |
|
|
|
|
|
|
||
|
|
|
sout |
|
|
OUT0 |
D |
Q |
|
Z[9..0] |
DATAB |
|
|
|
|
|
ENA |
|
|
|
MUX21 |
CLR |
|
|
|
|
|
|
|
R |
|
|
|
|
CLK |
|
|
|
|
Рисунок 1.5 – Схема из RTL Viewer
1.6 Моделирование устройства, описанного кодом HDL
На рисунках 1.6 – 1.7 представлены результаты моделирования SISO,
описанного на VHDL.
6
Рисунок 1.6 – Результат моделирования кода SISO (Timing)
Рисунок 1.7 – Результат моделирования кода SISO (Functional)
Результат моделирования совпадает со значениями из таблицы,
представленной в таблице 1.1.
7
2 РЕГИСТР ТИПА SIPO
2.1 Таблица истинности
Таблица 2.1 – таблица истинности для SIPO.
2.2 Функциональная схема для синхронного счётчика.
На рисунке 2.1 представлена функциональная схема SIPO.
Рисунок 2.1 – Функциональная схема SIPO
8
2.3 Моделирование функциональной схемы
На рисунках 2.2–2.3 представлены результат моделирования SIPO.
Рисунок 2.2 – Результат моделирования SIPO (Timing)
Рисунок 2.3 – Результат моделирования SIPO (Functional)
Результат моделирования совпадает с таблицей.
9
2.4 Код на HDL
На рисунке 2.4 представлен код описания SIPO на VHDL.
Рисунок 2.4 – Код описания SIPO на VHDL
2.5 Схема RTL Viewer
На рисунке 2.5 представлена схема из RTL Viewer.
|
rg[13..0] |
|
|
|
PRE |
|
|
sin |
D |
Q |
Q[13..0] |
CLK |
|
|
|
|
ENA |
|
|
|
CLR |
|
|
R |
|
|
|
Рисунок 2.5 – Схема из RTL Viewer
10
2.6 Моделирование устройства, описанного кодом HDL
На рисунке 2.6-2.7 представлены результаты моделирования SIPO,
описанного на VHDL.
Рисунок 2.6 – Результат моделирования кода SIPO (Timing)
Рисунок 2.7 – Результат моделирования кода SIPO (Functional)
Результат моделирования совпадает со значениями из таблицы,
представленной в таблице 2.1.