lb5

11

Рисунок 3.3 – Результат моделирования делителя частоты(Functional)

3.4 Код на HDL

На рисунке 3.4 представлен код описания делителя частоты на System Verilog.

Рисунок 3.4 – Код описания делителя частоты на System Verilog

12

3.6 Моделирование устройства, описанного кодом HDL

На рисунке 3.6-3.7 представлены результаты моделирования делителя частоты, описанного на System Verilog.

Рисунок 3.6 – Результат моделирования кода делителя частоты(Timing)

Рисунок 3.7 – Результат моделирования кода делителя частоты(Functional)

М= М0 + М1 = 27.

4.2Функциональная схема

На рисунке 4.1 представлена функциональная схема задержки.

Рисунок 4.1 – Функциональная схема задержки

4.3 Моделирование функциональной схемы

На рисунках 4.2–4.3 представлены результаты моделирования задержки в двух режимах.

Рисунок 4.2 – Результат моделирования задержки(Timing)

Рисунок 4.3 – Результат моделирования задержки(Functional)

14

4.4 Код на HDL

На рисунке 4.4 представлен код описания задержки на System Verilog.

Рисунок 4.4 – Код описания задержки на System Verilog

4.5 Схема RTL Viewer

На рисунке 4.5 представлена схема из RTL Viewer.

C

Рисунок 4.5 – Схема из RTL Viewer

4.6 Моделирование устройства, описанного кодом HDL

На рисунке 4.6-4.7 представлены результаты моделирования задержки,

описанного на System Verilog.

Рисунок 4.6 – Результат моделирования кода задержки(Timing)

15

Рисунок 4.7 – Результат моделирования кода задержки(Functional)

16

Заключение

В ходе выполнения данной лабораторной работе были реализованы схемы для асинхронного вычитающего счётчика на основе T-триггеров с размерностью счетчика 22 и для синхронного суммирующего счётчика с синхронным сбросом и убывающими фронтом с размерностью счетчика 27.

Были произведены расчеты Tвых и M для делителя частоты и получена выходная частота 1851852Гц. Также были сделаны расчеты для задержки по варианту(520 нс) Tвх , M0, M1 и получена выходная частота 1851852Гц.Также схемы были промоделированы в двух режимах и описаны на языке System Verilog.