lb5

2

Введение

Целью данной работы является изучение двоичных счётчиков, их принципы построения и работы.

1. Cоставить схемы для асинхронного вычитающего счётчика на основе

T-триггеров с размерностью счетчика 22 и для синхронного суммирующего счётчика с синхронным сбросом и убывающими фронтом с размерностью счетчика 27. Также составить схемы для делителя частоты с выходной частотой

1851852Гц и для задержки 520нс.

2.Собрать схемы на холстах .bdf согласно варианту.

3.Промоделировать работу всех схем в двух режимах (timing и

functional). Сравнить результаты моделирования с составленными таблицами функционирования.

4. Используя заданный вариантом HDL, описать те же устройства.

Вариант HDL: System Verilog.

5.Написать выводы о проделанной работе

3

1 АСИНХРОННЫЙ СЧЕТЧИК

1.1 Таблица сигналов

Таблица 1.1 – таблица сигналов для асинхронного вычитающего счётчика

1.2 Функциональная схема

На рисунке 1.1 представлена функциональная схема асинхронного вычитающего счётчика.

Рисунок 1.1 – Функциональная схема асинхронного вычитающего счётчика

4

1.3 Моделирование функциональной схемы

На рисунках 1.2–1.3 представлены результат моделирования асинхронного вычитающего счётчика в двух режимах.

Рисунок 1.2 – Результат моделирования асинхронного вычитающего счётчика (Timing)

Рисунок 1.3 – Результат моделирования асинхронного вычитающего счётчика

(Functional)

Результат моделирования совпадает с таблицей.

1.4 Код на HDL

На рисунке 1.4 представлен код описания асинхронного вычитающего счётчика на System Verilog.

5

Рисунок 1.4 – Код описания асинхронного вычитающего счётчика на System Verilog

1.6 Моделирование устройства, описанного кодом HDL

На рисунках 1.6 – 1.7 представлены результаты моделирования асинхронного вычитающего счётчика, описанного на System Verilog.

Рисунок 1.6 – Результат моделирования кода асинхронного вычитающего счётчика (Timing)

Рисунок 1.7 – Результат моделирования кода асинхронного вычитающего счётчика (Functional)

Результат моделирования совпадает со значениями из таблицы,

представленной в таблице 1.1.

6

2 СИНХРОННЫЙ СЧЕТЧИК

2.1 Таблица сигналов

Таблица 2.1 – таблица сигналов для синхронного счётчика.

2.2 Функциональная схема для синхронного счётчика.

На рисунке 2.1 представлена функциональная схема синхронного

счётчика.

7

Рисунок 2.1 – Функциональная схема синхронного счётчика

2.3 Моделирование функциональной схемы

На рисунках 2.2–2.3 представлены результат моделирования синхронного счётчика в двух режимах.

Рисунок 2.2 – Результат моделирования синхронного счётчика (Timing)

Рисунок 2.3 – Результат моделирования синхронного счётчика (Functional)

Результат моделирования совпадает с таблицей.

8

2.4 Код на HDL

На рисунке 2.4 представлен код описания синхронного счётчика на System Verilog.

Рисунок 2.4 – Код описания синхронного счётчика на System Verilog

2.5 Схема RTL Viewer

На рисунке 2.5 представлена схема из RTL Viewer.

Рисунок 2.5 – Схема из RTL Viewer

2.6 Моделирование устройства, описанного кодом HDL

На рисунке 2.6-2.7 представлены результаты моделирования синхронного счётчика, описанного на System Verilog.

Рисунок 2.6 – Результат моделирования кода синхронного счётчика (Timing)

9

Рисунок 2.7 – Результат моделирования кода синхронного счётчика (Functional)

Результат моделирования совпадает со значениями из таблицы,

представленной в таблице 2.1.

10

3 ДЕЛИТЕЛЬ ЧАСТОТЫ

3.1 Расчеты

вх = 20нс;

вх = 1851852Гц;

1вых = 1851852Гц = 540нс;

М = вых = 540нс = 27.вх 20нс

3.2 Функциональная схема

На рисунке 3.1 представлена функциональная схема делителя частоты.

Рисунок 3.1 – Функциональная схема делителя частоты

3.3 Моделирование функциональной схемы

На рисунках 3.2–3.3 представлены результаты моделирования делителя частоты в двух режимах.

Рисунок 3.2 – Результат моделирования делителя частоты(Timing)