lb4
.pdfМинистерство науки и высшего образования Российской Федерации
Федеральное государственное бюджетное образовательное учреждение высшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)
Кафедра комплексной информационной безопасности электронновычислительных систем (КИБЭВС)
ИЗУЧЕНИЕ РАБОТЫ ТРИГГЕРОВ
Отчет по лабораторной работе №4 по дисциплине «Электроника и схемотехника»
Вариант №8
Студент гр. 730-2
Подойницын К.В.
29.05.2022г.
Руководитель
Доцент КИБЭВС
_____Мальчуков А.Н.
29.05.2022г.
Томск 2022
2
Введение
Целью данной работы является изучение основных типов триггеров, их
принципы построения и работы.
1.Составить таблицы функционирования для схем согласно варианту: s2JK или-не, d-T и-не, s1-D или-не.
2.Собрать схемы на холстах .bdf согласно варианту.
3.Промоделировать работу всех схем в двух режимах (timing и
functional). Сравнить результаты моделирования с составленными таблицами функционирования.
4. Используя заданный вариантом HDL, описать те же устройства.
Вариант HDL: VHDL.
5.Написать выводы о проделанной работе
3
1 СТАТИЧЕСКИЙ ДВУХСТУПЕНЧАТЫЙ RS-ТРИГГЕР
1.1 Таблица функционирования
Таблица 1.1 – Таблица функционирования s2-JK
1.2 Формулы
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||
( + 4) |
|
|
̅ |
|
= 1( + 3) ( + 3) 2( + 3) |
||||
̅ |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||
( + 4) |
= 1( + 3) |
( + 3) 2( + 3) |
||
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||
1( + 2) = 1( + 1) 1( + 1) ( + 1) |
||||
̅̅̅̅ |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||
1( + 2) = 1( + 1) 1( + 1) ( + 1) |
||||
2( + 3) |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||
= 1( + 2) ( + 2) |
||||
|
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
||
2( + 3) |
̅̅̅̅ |
|
|
|
= 1( + 2) ( + 2) |
||||
|
|
̅̅̅̅̅̅̅̅̅̅̅ |
̅̅̅̅̅̅ ̅̅̅̅ |
|
( + 1) |
̅ |
̅ |
̅ |
|
= ( ) ( ) ( ) |
||||
( ) ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
+ 1 = ( ) ( ) ( )
1.3 Функциональная схема
На рисунке 1.1 представлена функциональная схема s2-JK.
Рисунок 1.1 – Функциональная схема s2-JK
4
1.4 Моделирование функциональной схемы
На рисунках 1.2–1.3 представлены результат моделирования s2-JK в
двух режимах.
Рисунок 1.2 – Результат моделирования s2-JK (Timing)
Рисунок 1.3 – Результат моделирования s2-JK (Functional)
Результат моделирования совпадает с таблицей функционирования.
5
1.5 Код на HDL
На рисунке 1.4 представлен код описания s2-JK на VHDL.
Рисунок 1.4 – Код описания s2-JK на VHDL
1.6 Схема RTL Viewer
На рисунке 1.5 представлена схема из RTL Viewer.
V~1 |
nQ1_1~1 |
|
|
Q1 |
R2 |
|
|
|
|
|
Q1_1~1 |
Q |
|
||
J |
|
|
|
Q_int~1 |
nQ1 |
||
S2 |
|
|
|
|
|||
C |
nQ_int~1 |
|
|
|
|
|
|
|
|
|
|
|
Q |
||
|
|
Z~1 |
|
|
|
|
|
|
|
|
BUF (CUT) |
|
BUF (CUT) |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Q1 |
|
|
|
|
|
|
|
nQ |
K |
|
|
|
|
|
|
|
R1 |
|
|
|
|
|
|
|
S1 |
|
|
|
|
|
|
|
Рисунок 1.5 – Схема из RTL Viewer
1.7 Моделирование устройства, описанного кодом V HDL
На рисунках 1.6 – 1.7 представлены результаты моделирования s2-JK,
описанного на VHDL.
6
Рисунок 1.6 – Результат моделирования кода s2-JK (Timing)
Рисунок 1.7 – Результат моделирования кода s2-JK (Functional)
Результат моделирования совпадает со значениями из таблицы функционирования, представленной в таблице 1.1.
1.8 Длительность сигнала
На рисунке 1.8 представлен минимально допустимый порог сигнала для s2-jk триггера при C=1нс.
Рисунок 1.8 – Результат моделирования при C=1нс Моделирование схемы при C=0.9нс.
7
Рисунок 1.9 – Результат моделирования при C=0.9нс
8
2 ДИНАМИЧЕСКИЙ T-ТРИГГЕР
2.1 Таблица функционирования
Таблица 2.1 – Таблица функционирования d-T
|
2.2 Формулы |
( + 3) = |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
1( + 2) ∩ ( + 2) ∩ 1( + 2) |
|
̅ |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
̅̅ |
|
( + 3) = |
1( + 2) ∩ ( + 2) ∩ 1( + 2) |
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
1( + 2) = 1( + 1) ( + 1) |
|
|
̅ ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|
̅̅̅ |
1( + 2) = 1( + 1) ∩ ( + 1) |
|
̅̅̅ |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
̅̅ |
|
1( + 2) |
= ( + 1) ∩ ( + 1) ∩ 1( + 1) |
̅̅̅̅ |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
1( + 2) = ( + 1) ∩ ( + 1) ∩ 1( + 1) |
|
|
̅̅̅̅̅̅̅̅̅ ̅̅̅̅̅̅ |
|
̅̅̅ |
|
( + 1) = ( ) ∩ 1( ) |
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|
̅̅̅ |
|
( + 1) = ( ) ∩ 1( ) |
2.3 Функциональная схема для d-T |
|
На рисунке 2.1 представлена функциональная схема d-T.
Рисунок 2.1 – Функциональная схема d-T
9
2.4 Моделирование функциональной схемы
На рисунках 2.2–2.3 представлены результат моделирования d-T в двух режимах.
Рисунок 2.2 – Результат моделирования d-T (Timing)
Рисунок 2.3 – Результат моделирования d-T (Functional)
Результат моделирования совпадает с таблицей функционирования.
2.5 Код на HDL
На рисунке 2.4 представлен код описания d-T на VHDL.
Рисунок 2.4 – Код описания d-T на VHDL
10
2.6 Схема RTL Viewer
На рисунке 2.5 представлена схема из RTL Viewer.
S |
|
|
nS1~1 |
PRN1~0 |
Q~1 |
Q~2 |
|
|
|
|
|||
|
|
|
CLRN1~0 |
|
|
Q |
|
R |
nR1~1 |
BUF (CUT) |
|
BUF (CUT) |
|
|
|
|
||||
CLRN1 |
nQ~1 |
|
|
|
|
|
PR |
|
|
|
|
|
|
|
|
|
BUF (CUT) |
|
|
|
|
|
|
|
|
|
nQ |
C |
|
|
|
|
|
|
PRN |
|
|
|
|
|
|
Рисунок 2.5 – Схема из RTL Viewer
2.7 Моделирование устройства, описанного кодом HDL
На рисунке 2.6-2.7 представлены результаты моделирования d-T,
описанного на VHDL.
Рисунок 2.6 – Результат моделирования кода d-T (Timing)
Рисунок 2.7 – Результат моделирования кода d-T (Functional)
Результат моделирования совпадает со значениями из таблицы функционирования, представленной в таблице 2.1.
2.8 Длительность сигнала
На рисунке 2.8 представлен минимально допустимый порог сигнала для d-T триггера при C=400пс.