lb2
.pdf
11
2.6 Схема RTL Viewer
На рисунке 2.5 представлена схема из RTL Viewer.
|
Mux9 |
|
|
a[3..0] |
SEL[3..0] |
|
|
16' h0001 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
|
Mux8 |
|
|
|
SEL[3..0] |
|
|
16' h0002 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
|
Mux7 |
|
|
|
SEL[3..0] |
|
|
16' h0004 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
|
Mux6 |
|
|
|
SEL[3..0] |
|
|
16' h0008 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
|
Mux5 |
|
|
|
|
x~[9..0] |
|
|
SEL[3..0] |
|
|
16' h0010 -- |
OUT |
|
|
DATA[15..0] |
SEL |
|
|
|
|
|
|
|
10' h000 -- |
DATAA |
|
|
MUX |
|
|
|
Mux4 |
|
|
|
|
OUT0 |
x[9..0] |
|
SEL[3..0] |
DATAB |
|
16' h0020 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
|
Mux3 |
|
|
|
|
MUX21 |
|
|
SEL[3..0] |
|
|
16' h0040 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
|
Mux2 |
|
|
|
SEL[3..0] |
|
|
16' h0080 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
|
Mux1 |
|
|
|
SEL[3..0] |
|
|
16' h0100 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
|
Mux0 |
|
|
|
SEL[3..0] |
|
|
16' h0200 -- |
OUT |
|
|
DATA[15..0] |
|
|
|
|
MUX |
|
|
E |
|
|
|
Рисунок 2.5 – Схема из RTL Viewer
12
2.7 Моделирование устройства, описанного кодом VHDL
На рисунке 2.6-2.7 представлены результаты моделирования DC 4-10,
описанного на VHDL.
Рисунок 2.6 – Результат моделирования кода DC 4-10 (Timing)
Рисунок 2.7 – Результат моделирования кода DC 4-10 (Functional)
Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 2.1.
13
3.ПРИОРИТЕТНЫЙ ШИФРАТОР 8-3
3.1Таблица истинности
Втаблице 3.1 представлена таблица истинности приоритетного шифратора 8-3.
Таблица 3.1 – Таблица истинности HPRI 8-3
3.2 Формулы
̅̅̅̅̅̅̅̅̅̅
6 = 7 6
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
5 = 7 6 5
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
4 = 7 6 5 4
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
3 = 7 6 5 4 3
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
2 = 7 6 5 4 3 2
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
1 = 7 6 5 4 3 2 1
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
2 = ̅ 7 6 5 4
̅̅̅̅̅̅ ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
1 = 7 6 3 2
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
0 = ̅ 7 5 3 1
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
= ̅ 7 6 5 4 3 2 1 0
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
̅ ̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿
0 = 7 6 5 4 3 2 1 0
14
3.3 Функциональная схема
На рисунке 3.1 представлена функциональная схема приоритетного шифратора 8-3.
Рисунок 3.1 – Функциональная схема HPRI 8-3
3.4 Моделирование функциональной схемы
На рисунках 3.2–3.3 представлены результаты моделирования приоритетного шифратора 8-3 в двух режимах.
15
Рисунок 3.2 – Результат моделирования HPRI 8-3 (Timing)
Рисунок 3.3 – Результат моделирования HPRI 8-3 (Functional)
16
Результат моделирования совпадает с таблицей истинности.
3.5 Код на VHDL
На рисунке 3.4 представлен код описания HPRI 8-3 на VHDL.
Рисунок 3.4 – Код описания HPRI 8-3 на VHDL
|
|
|
|
|
|
|
17 |
|
|
|
|
|
|
|
|
|
|
|
|
3.6 Схема RTL Viewer |
|
|
|
|
|||||
На рисунке 3.5 представлена схема из RTL Viewer. |
|
|
|
|||||||||||
|
|
|
a~[2..1] |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
a~[4..3] |
a~[7..5] |
|
|
|
|
|
|
|
|
x[7..0] |
|
|
SEL |
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
a~[10..8] |
|
|
|
|
a~[16..14] |
|
||
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
SEL |
|
|
|
a~[13..11] |
|
|
|
||
0 |
1 |
|
DATAA |
|
SEL |
|
|
|
|
|
|
|
||
|
|
|
|
OUT0 |
DATAA |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
a~0 |
2' h3 -- |
|
2' h0 -- |
OUT0 |
|
|
SEL |
|
|
|
|
SEL |
|
|
DATAB |
DATAB |
DATAA |
|
|
SEL |
|
3' h0 -- |
|
|||||
|
|
|
|
|
|
OUT0 |
|
DATAA |
|
|
DATAA |
|
||
|
|
|
|
|
3' h5 -- |
|
3' h3 -- |
OUT0 |
|
DATAA |
|
|
OUT0 |
a[2..0] |
|
|
|
|
|
DATAB |
DATAB |
|
OUT0 |
|
|
DATAB |
|
||
|
|
|
|
|
|
|
|
3' h7 -- |
|
DATAB |
|
|
|
|
|
|
|
MUX21 |
|
MUX21 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
MUX21 |
|
MUX21 |
|
|
|
|
MUX21 |
|
|
|
|
|
|
|
|
|
|
|
MUX21 |
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
|
|
0 |
|
0 |
|
|
|
0 |
0 |
G |
|
G~0 |
|
|
1 |
1 |
|
|
|
|
0 |
|
0 |
|
|
|
|
G~1 |
|
1 |
1 |
1 |
1 |
|
|
|
|
1 |
|
|
|
|
|
|
G~2 |
|
|
|
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
G~3 |
|
G~4 |
|
|
|
|
G~7 |
|
|
|
|
|
|
|
|
|
|
G~5 |
|
G~6 |
|
|||
|
0 |
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
|
0 |
|
0 |
|
|
|
0 |
0 |
E0 |
|
E0~0 |
|
|
0 |
1 |
|
|
|
|
0 |
|
0 |
|
|
|
|
E0~1 |
|
0 |
1 |
0 |
1 |
|
|
|
|
1 |
|
|
|
|
|
|
E0~2 |
|
|
|
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
E0~3 |
|
E0~4 |
|
|
|
|
E0~7 |
|
|
|
|
|
|
|
|
|
|
E0~5 |
|
E0~6 |
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
||
E |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Рисунок 3.5 – Схема из RTL Viewer |
|
|
|
|
||||||
3.7 Моделирование устройства, описанного кодом VHDL
На рисунке 3.6-3.7 представлены результаты моделирования HPRI 8-3,
описанного на VHDL.
Рисунок 3.6 – Результат моделирования кода HPRI 8-3 (Timing)
18
Рисунок 3.7 – Результат моделирования кода HPRI 8-3 (Functional)
Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 3.1.
3.8Таблица истинности для нарощенного устройства
Втаблице 3.2 представлена таблица истинности HPRI 16-4.
Таблица 3.2 – Таблица истинности HPRI 16-4
3.9 Функциональная схема для нарощенного устройства
На рисунке 3.8 представлена функциональная схема HPRI 16-4 на основе
HPRI 8-3.
19
Рисунок 3.8 – Функциональная схема HPRI 16-4
3.10 Моделирование для нарощенного устройства
На рисунках 3.9–3.10 представлены результат моделирования приоритетного шифратора 16-4 в двух режимах.
Рисунок 3.9 – Результат моделирования HPRI 16-4 (Timing)
20
Рисунок 3.10 – Результат моделирования HPRI 16-4 (Functional)
Результат моделирования совпадает с таблицей истинности.
3.11 Код на VHDL для нарощенного устройства
На рисунке 3.11 представлен код описания HPRI 16-4 на VHDL.
Рисунок 3.11 – Код описания HPRI 16-4 на VHDL