1.2 Приоритетный шифратор 4-2
Таблица 1.2 представляет таблицу истинности приоритетного
шифратора 4-2.
Таблица 1.2 – Таблица истинности для приоритетного шифратора 4-2.
|
|
Входы |
|
|
|
Выходы |
|
|
|
|
x |
|
|
a |
G |
||
3 |
2 |
|
1 |
0 |
1 |
|
0 |
|
X |
X |
|
X |
X |
0 |
|
0 |
0 |
|
|
|
|
|
|
|
|
|
1 |
X |
|
X |
X |
1 |
|
1 |
1 |
0 |
1 |
|
X |
X |
1 |
|
0 |
1 |
0 |
0 |
|
1 |
X |
0 |
|
1 |
1 |
0 |
0 |
|
0 |
1 |
0 |
|
0 |
1 |
0 |
0 |
|
0 |
0 |
0 |
|
0 |
0 |
Ниже представлены формулы для выходов с преобразованием в базис И-
НЕ: |
|
|
|
|
|
|
G = ( 3 2 1 0) |
̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿ |
|
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
̅̅̅̅ |
; |
|
|
|||||
= ( 3 2 1 0) |
= ( 3 2 1 0) |
|||||
̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿ 
;0 = ( 3 3 2 1) = ( 3 3 2 1) = ( 3 3 2 1)
̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿ 
1 = ( 3 3 2) = ( 3 3 2) = ( 3 3 2) ;
Функциональная схема приоритетного шифратор, построенная по формулам, представлена на рисунке 1.12.
11
Рисунок 1.12 – Функциональная схема приоритетного шифратора
Ниже представлено моделирование схемы в режимах Timing и Functional (рисунок 1.13 и 1.14).
Рисунок 1.13 – Моделирование схемы в режиме Timing
Рисунок 1.14 – Моделирование схемы в режиме Functional 12
Ниже представлен код схемы на VHDL для работы приоритетного шифратора 4-2 (рисунок 1.15).
Рисунок 1.15 – Код для приоритетного шифратора 4-2
Далее было проведено моделирование в двух режимах для кода (рисунок
1.16 и 1.17).
Рисунок 1.16 – Моделирование кода в режиме Timing
13
Рисунок 1.17 – Моделирование кода в режиме Functional
По коду было построено схемотехническое представление при помощи инструмента RTL Viewer (рисунок 1.18).
Рисунок 1.18 – Схема по коду в RTL Viewer
14
1.3 Работа с последующими четырьмя функциями
Вариант 6 – F6 |
̅̅̅̅̅̅̅̅̅̅̅ |
|
|
= ( ) C ∩ D – По формуле; |
|||
Вариант 5 |
|
̅̅̅̅̅̅̅̅̅ |
– Мультиплексор; |
– F5 = A ∩ |
|||
Вариант 4 |
– F4 |
̅̅̅̅̅̅̅̅̅ |
|
= ∩ D – Дешифратор; |
|||
Вариант 3 |
– F3 |
= A B C ∩ D – СКНФ – (A B C D) ∩ (A B |
|
̅ |
̅ |
|
|
C ) ∩ (A B D). |
|
||
Для данных функций была построена совмещенная таблица истинности
(таблица 1.3).
Таблица 1.3 – Таблица истинности для последующих 4 функций
Входы |
|
|
|
Выходы |
|
|
||
|
|
|
|
|
|
|
|
|
x |
y |
z |
w |
|
F6 |
F5 |
F4 |
F3 |
|
|
|
|
|
|
|
|
|
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
0 |
0 |
0 |
1 |
|
1 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
0 |
0 |
1 |
0 |
|
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
0 |
0 |
1 |
1 |
|
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
0 |
1 |
0 |
0 |
|
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
|
0 |
1 |
0 |
1 |
|
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
0 |
1 |
1 |
0 |
|
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
0 |
1 |
1 |
1 |
|
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
0 |
0 |
0 |
|
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
0 |
0 |
1 |
|
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
0 |
1 |
0 |
|
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
|
1 |
0 |
1 |
1 |
|
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
1 |
0 |
0 |
|
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
|
1 |
1 |
0 |
1 |
|
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
1 |
1 |
0 |
|
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
|
1 |
1 |
1 |
1 |
|
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
15 |
|
|
|
|
На рисунке 1.19 представлена общая функциональная схема для функций F6, F5, F4, F3. И на рисунках 1.20 – 1.23 каждая схема изображена по отдельности.
Рисунок 1.19 – Функциональная схема
Рисунок 1.20 – Дешифратор
16
Рисунок 1.21 – Мультиплексор
17
Рисунок 1.22 – СКНФ
Рисунок 1.23 – По формуле
Результат моделирования схемы в двух режимах представлен на рисунках 1.24 и 1.25.
18
Рисунок 1.24 – Моделирование схемы в режиме Timing
Рисунок 1.25 – Моделирование схемы в режиме Functional
Проанализировав значения в таблице истинности с результатами моделирования можно сделать вывод, что результаты совпадают.
На рисунках 1.26 – 1.28 представлено описание схемы на языке HDL VHDL (v1).
19
Рисунок 1.26 – Описание устройства на VHDL, часть 1
Рисунок 1.27 – Описание устройства на VHDL, часть 2
20