Получим 4 осциллограммы при разных значениях J и K:
Цепь CLK (1 В/дел.)
Выход Q (1 В/дел.)
Выход J (1 В/дел.)
500 мс/дел. |
Выход K (1 В/дел.) |
|
Рис. 13 – Осциллограмма работы синхронного JK-триггера при J=0 и K=0
Цепь CLK (1 В/дел.)
Выход Q (1 В/дел.)
Выход J (1 В/дел.)
500 мс/дел. |
Выход K (1 В/дел.) |
Рис. 14 – Осциллограмма работы синхронного JK-триггера при J=1 и K=0
Таким образом, при J=K=0, синхронный JK-триггер хранит последнее записанное в него значение, то есть Q неизменно, а при J=1 и K=0
устанавливается.
11
Выход Q (1 В/дел.)
Цепь CLK (1 В/дел.)
Выход K (1 В/дел.)
Выход J (1 В/дел.)
500 мс/дел.
Рис. 15 – Осциллограмма работы синхронного JK-триггера при J=0 и K=1
Выход J (1 В/дел.)
Выход K (1 В/дел.) |
Выход Q (1 В/дел.) |
Цепь CLK (1 В/дел.) |
500 мс/дел.
Рис. 16 – Осциллограмма работы синхронного JK-триггера при J=K=1
Таким образом, при J=0 и K=1, синхронный JK-триггер сбрасывается, а
при J=1 и K=1 переводит Q в состояние, противоположное предыдущему.
12
ВЫВОД
Анализируя схему триггера-защелки (рис. 4) и осциллограмму данной схемы (рис. 5), делаем вывод, что данный триггер представляет собой узел,
способный запоминать бит, присутствующий на входе D. Когда на вход E
триггера подается лог. «0», он хранит предыдущее записанное в него значение,
а когда на входе Е действует лог. «1», триггер находится в режиме прозрачности, мгновенно устанавливая на выходе Q уровень,
присутствующий на входе D.
Также, анализируя схему универсального RS-D триггера (рис. 6) и
осциллограмму данной схемы (рис. 7), делаем вывод, что низкий уровень в цепи S устанавливает триггер, низкий уровень в цепи R сбрасывает его.
Анализируя схему D-триггера с разрешением (рис. 9) и осциллограммы работы данной схемы (рис. 10 и рис. 11), делаем вывод, что при переключении
SA2 в лог. «1» и нажатии кнопки D, состояние выхода Q становится равным D
в момент поступления на триггер фронта тактового сигнала C (цепь CLK). В
случае переключения SA2 в лог. «0», состояние выхода Q не меняется, какой бы уровень в цепи D не присутствовал в момент поступления на триггер фронта тактового сигнала C (цепь CLK).
Также, анализируя схему синхронного JK-триггера (рис. 12) и
осциллограммы данной схемы (рис. 13, 14, 15), делаем вывод, что при J=K=0
синхронный JK-триггер хранит последнее записанное в него значение, то есть
Q неизменно; при J=1 и K=0 синхронный триггер устанавливается; при J=0 и
K=1 триггер сбрасывается; при J=K=1 синхронный триггер переводит Q в
состояние, противоположное предыдущему.
13