Добавил:
ИВТ (советую зайти в "Несортированное") Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
interfeysy_1 / ИДЗ_машинка / даташиты / esp32_technical_reference_manual_en.pdf
Скачиваний:
13
Добавлен:
26.01.2024
Размер:
9.62 Mб
Скачать

28 Process ID Controller (PID)

28.4 Register Summary

Name

Description

Address

Access

PIDCTRL_INTERRUPT_ENABLE_REG

PID interrupt identification enable

0x3FF1F000

R/W

 

 

 

 

PIDCTRL_INTERRUPT_ADDR_1_REG

Level 1 interrupt vector address

0x3FF1F004

R/W

 

 

 

 

PIDCTRL_INTERRUPT_ADDR_2_REG

Level 2 interrupt vector address

0x3FF1F008

R/W

 

 

 

 

PIDCTRL_INTERRUPT_ADDR_3_REG

Level 3 interrupt vector address

0x3FF1F00C

R/W

 

 

 

 

PIDCTRL_INTERRUPT_ADDR_4_REG

Level 4 interrupt vector address

0x3FF1F010

R/W

 

 

 

 

PIDCTRL_INTERRUPT_ADDR_5_REG

Level 5 interrupt vector address

0x3FF1F014

R/W

 

 

 

 

PIDCTRL_INTERRUPT_ADDR_6_REG

Level 6 interrupt vector address

0x3FF1F018

R/W

 

 

 

 

PIDCTRL_INTERRUPT_ADDR_7_REG

NMI interrupt vector address

0x3FF1F01C

R/W

 

 

 

 

PIDCTRL_PID_DELAY_REG

New PID valid delay

0x3FF1F020

R/W

 

 

 

 

PIDCTRL_NMI_DELAY_REG

NMI mask signal disable delay

0x3FF1F024

R/W

 

 

 

 

PIDCTRL_LEVEL_REG

Current interrupt priority

0x3FF1F028

R/W

 

 

 

 

PIDCTRL_FROM_1_REG

System status before Level 1 interrupt

0x3FF1F02C

R/W

 

 

 

 

PIDCTRL_FROM_2_REG

System status before Level 2 interrupt

0x3FF1F030

R/W

 

 

 

 

PIDCTRL_FROM_3_REG

System status before Level 3 interrupt

0x3FF1F034

R/W

 

 

 

 

PIDCTRL_FROM_4_REG

System status before Level 4 interrupt

0x3FF1F038

R/W

 

 

 

 

PIDCTRL_FROM_5_REG

System status before Level 5 interrupt

0x3FF1F03C

R/W

 

 

 

 

PIDCTRL_FROM_6_REG

System status before Level 6 interrupt

0x3FF1F040

R/W

 

 

 

 

PIDCTRL_FROM_7_REG

System status before NMI

0x3FF1F044

R/W

 

 

 

 

PIDCTRL_PID_NEW_REG

New PID configuration register

0x3FF1F048

R/W

 

 

 

 

PIDCTRL_PID_CONFIRM_REG

New PID confirmation register

0x3FF1F04C

WO

 

 

 

 

PIDCTRL_NMI_MASK_ENABLE_REG

NMI mask enable register

0x3FF1F054

WO

 

 

 

 

PIDCTRL_NMI_MASK_DISABLE_REG

NMI mask disable register

0x3FF1F058

WO

 

 

 

 

Espressif Systems

622

ESP32 TRM (Version 5.0)

Submit Documentation Feedback

28 Process ID Controller (PID)

28.5Registers

The addresses in parenthesis besides register names are the register addresses relative to the PID Controller base address provided in Table 1-6 Peripheral Address Mapping in Chapter 1 System and Memory. The absolute register addresses are listed in Section 28.4 Register Summary.

Espressif Systems

623

ESP32 TRM (Version 5.0)

Submit Documentation Feedback

28 Process ID Controller (PID)

Register 28.1. PIDCTRL_INTERRUPT_ENABLE_REG (0x000)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ENABLE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

INTERRUPT

 

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

(reserved)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

 

 

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

8

7

 

 

 

 

 

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

PIDCTRL_INTERRUPT_ENABLE These bits are used to enable interrupt identification and processing. (R/W)

Register 28.2. PIDCTRL_INTERRUPT_ADDR_1_REG (0x004)

31

0

 

 

 

Reset

 

 

0x040000340

 

PIDCTRL_INTERRUPT_ADDR_1_REG Level 1 interrupt vector entry address. (R/W)

Register 28.3. PIDCTRL_INTERRUPT_ADDR_2_REG (0x008)

31

0

 

 

 

Reset

 

 

0x040000180

 

PIDCTRL_INTERRUPT_ADDR_2_REG Level 2 interrupt vector entry address. (R/W)

Register 28.4. PIDCTRL_INTERRUPT_ADDR_3_REG (0x00C)

31

0

 

 

 

Reset

 

 

0x0400001C0

 

PIDCTRL_INTERRUPT_ADDR_3_REG Level 3 interrupt vector entry address. (R/W)

Register 28.5. PIDCTRL_INTERRUPT_ADDR_4_REG (0x010)

31

0

 

 

 

Reset

 

 

0x040000200

 

PIDCTRL_INTERRUPT_ADDR_4_REG Level 4 interrupt vector entry address. (R/W)

Espressif Systems

624

ESP32 TRM (Version 5.0)

Submit Documentation Feedback

28 Process ID Controller (PID)

Register 28.6. PIDCTRL_INTERRUPT_ADDR_5_REG (0x014)

31

0

 

 

 

Reset

 

 

0x040000240

 

PIDCTRL_INTERRUPT_ADDR_5_REG Level 5 interrupt vector entry address. (R/W)

Register 28.7. PIDCTRL_INTERRUPT_ADDR_6_REG (0x018)

31

0

 

 

 

Reset

 

 

0x040000280

 

PIDCTRL_INTERRUPT_ADDR_6_REG Level 6 interrupt vector entry address. (R/W)

Register 28.8. PIDCTRL_INTERRUPT_ADDR_7_REG (0x01C)

31

0

 

 

 

Reset

 

 

0x0400002C0

 

PIDCTRL_INTERRUPT_ADDR_7_REG NMI interrupt vector entry address. (R/W)

Register 28.9. PIDCTRL_PID_DELAY_REG (0x020)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DELAY

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PID

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

 

 

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

12

11

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

 

20

 

PIDCTRL_PID_DELAY Delay until newly assigned PID is valid. (R/W)

Register 28.10. PIDCTRL_NMI_DELAY_REG (0x024)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DELAY

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NMI

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

 

 

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

12

11

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

 

16

 

PIDCTRL_NMI_DELAY Delay for disabling CPU NMI interrupt mask signal. (R/W)

Espressif Systems

625

ESP32 TRM (Version 5.0)

Submit Documentation Feedback

28 Process ID Controller (PID)

Register 28.11. PIDCTRL_LEVEL_REG (0x028)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

STATUS

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CURRENT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

4

3

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

 

0

 

PIDCTRL_CURRENT_STATUS The current status of the system. (R/W)

Register 28.12. PIDCTRL_FROM_n_REG (n: 1­7) (0x28+0x4*n)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

n

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

STATUS

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PREVIOUS

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

 

 

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

7

6

 

 

 

 

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

PIDCTRL_PREVIOUS_STATUS_n System status before any of Level 1 to Level 6, NMI interrupts

occurs. (R/W)

Register 28.13. PIDCTRL_PID_NEW_REG (0x048)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NEW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PID

 

 

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3

2

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

 

0

 

 

PIDCTRL_PID_NEW

New PID. (R/W)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Espressif Systems

626

ESP32 TRM (Version 5.0)

Submit Documentation Feedback

28 Process ID Controller (PID)

Register 28.14. PIDCTRL_PID_CONFIRM_REG (0x04C)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CONFIRM

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PID

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

PIDCTRL_PID_CONFIRM This bit is used to confirm the switch of PID. (WO)

Register 28.15. PIDCTRL_NMI_MASK_ENABLE_REG (0x054)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ENABLE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MASK

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NMI

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

PIDCTRL_NMI_MASK_ENABLE This bit is used to enable CPU NMI interrupt mask signal. (WO)

Register 28.16. PIDCTRL_NMI_MASK_DISABLE_REG (0x058)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DISABLE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MASK

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NMI

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

(reserved)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

_

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIDCTRL

31

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Reset

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

PIDCTRL_NMI_MASK_DISABLE This bit is used to disable CPU NMI interrupt mask signal. (WO)

Espressif Systems

627

ESP32 TRM (Version 5.0)

Submit Documentation Feedback

Соседние файлы в папке даташиты