книги из ГПНТБ / Каган Б.М. Цифровые вычислительные машины и системы учеб. пособие

ключения одного разряда. Из схемы видно, что с воз­ растанием порядкового номера триггера увеличивается число входов в клапаны И //(-триггеров. А так как чис­ ло входов / и К в любой реальной схеме элементов ко­ нечно, а нагрузочная способность выходов триггеров ог­ раничена, то и разрядность счетчика с параллельным пе­ реносом невелика и равна обычно четырем. Поэтому при

а )

1 Z 3 ¥ 5 6 7 8 3

dz

6)

Рис. 3-63. Синхронный двоичный счетчик с параллельным

переносом.

а — функциональная схема;б— временная диаграмма.

числе разрядов счетчика, большем максимального числа входов / и К, счетчик разбивают на группы и внутри каждой группы строят цепи параллельного переноса. Перенос между группами реализуется методом сквозного переноса. Такой способ образования сигналов переноса называется групповым. Счетчики с параллельными и групповыми переносами являются наиболее быстродей­ ствующими.

Практические схемы таких счетчиков содержат кла­ паны, разрывающие цепи переноса под действием сигна­ ла Установка 0. Наличие этих клапанов в схеме счетчи­

210

ка вызвано тем обстоятельством, что при подаче сигнала Установка 0 на выходах триггеров появляются импульсы переноса.

На рис. 3-64 показан один из возможных способов приема информации в счетчик параллельным кодом на асинхронные установочные входы S и R. Здесь воздейст­

дания начального состояния счетчика, отличного от со­ стояния «все нули». Реверсивным данный счетчик явля­ ется потому, что в цепях межразрядных связей возможно осуществление передачи либо сигнала переноса с прямых выходов триггеров Q j , либо сигнала заема с инверсных

выходов Q j . Выбор знака операции. Счет определяется значениями сигналов на управляющих шинах Вычитание и Суммирование. Для приема информации используются асинхронные установочные входы S j . Подача сигнала 5 3- стробируется за пределами схемы счетчика. При этом необходимо, чтобы во время действия установочного сиг­ нала 5 на входах //(-триггеров присутствовали нулевые потенциалы с тем, чтобы исключить ложные входные сиг­ налы, вызванные переходными процессами в триггерах. Временная диаграмма (рис. 3-65,6) отображает работу счетчика в режиме вычитания из предварительно запи­ санного двоичного числа 101.

Для многих устройств ЦВМ необходимы счетчики с модулем пересчета, отличным от степени двух, например равным десяти. Такие счетчики получают, вводя в схему двоичных счетчиков обратные связи, управляющие пе­ реходом счетчика из состояния 1001 в состояние 0000. На рис. 3-66 показаны схемы асинхронного и синхронно­ го десятичных счетчиков на //(-триггерах. Процесс их работы иллюстрируется табл. 3-29.

Используя синхронную таблицу переходов //(-тригге­ ра и таблицу состояний десятичного счетчика, читатель

Установка 0~\ [•

Рис. 3-65. Схема гашения и приема информации в асинхронном реверсивном счетчике.

а — функциональная схема; б — временная диаграмма рабо­ ты

Т а б л и ц а 3-29

Таблица состояний десятичного счетчика

212

легко может разобраться в особенностях работы этих схем.

Все рассмотренные схемы счетчиков работают в дво­ ичном коде с естественными весами разрядов 8421 и реа­ лизуются на Г-триггерах или на //(-триггерах, работаю­ щих в соответствии с таблицей переходов триггера со счетным входом. Кроме того, существуют схемы счетчи-

а)

*)

Рис. 3-66. Десятичный счетчик на /К-трштерах.

а •—асинхронный десятичный счетчик; б — синхронный десятичный счет­ чик.

ков на D-триггерах, работающих по принципу цикличе­ ского сдвигающего регистра. Такие схемы называются кодовыми кольцами.

На рис. 3-67 показана простейшая схема четырехраз­ рядного кодового кольца с модулем пересчета, равным восьми. В отличие от схем счетчиков на Т- и //(-тригге­ рах такое простейшее кодовое кольцо осуществляет пе­ ресчет входных сигналов с модулем 2п, где п — разряд­

ность счетчика. Здесь инверсный выход Q4 старшего раз­

213

ряда подается на информационный вход Dx младшего разряда. Если предположить, что исходное состояние счетчика «все нули», то под воздействием первого нуле­ вого сигнала Х сч(t) Q4= D і= 1 запишется в младший разряд счетчика. По окончании входного сигнала, когда XC4(t) станет равным 1, сигнал Qi на выходе первого разряда станет равным 1. Под воздействием каждого очередного сигнала X C4(t) происходит циклический сдвиг информации в счетчике до исходного состояния «все ну­ ли» в соответствии с табл. 3-30.

Рис. 3-67. Синхронное кодовое кольцо.

Как известно, регистр, состоящий из п двоичных раз­ рядов, может находиться в 2" различных состояниях. Следовательно, простейшее кодовое кольцо, считающее по модулю 8, не использует всех возможных комбинаций состояний четырех триггеров.

Модифицированная схема кодового кольца (рис. 3-68) позволяет увеличить модуль пересчета входных

214

сигналов до 15. Здесь в цепь обратной циклической свя­ зи на входе Dx первого разряда включен клапан «исклю­ чающее ИЛИ», на входы которого подаются информа­ ционные сигналы Qi и Q4 с выходов первого и четвер­ того разрядов счетчика. Клапан «исключающее ИЛИ» вырабатывает сигнал Z>i = 1 только в том случае, если 0.і Ф 0.і. Если QI = Q4, т о сигнал Dx = 0.

Рис. 3 68. Модифицированное кодовое кольцо.

Предполагаем, что начальным состоянием счетчика яв­ ляется состояние «все единицы», хотя можно выбрать и любое другое состояние, отличное от состояния «все ну­ ли». Состояние «все нули» для данной схемы счетчика является запрещенным (отсюда модуль пересчета 15, а не 16), так как в этом случае клапан «исключающее ИЛИ» будет вырабатывать сигнал Dx = 0 и, следователь­ но, под воздействием входного сигнала XC4{t) информа­ ция в виде сигнала 0 будет переписываться из разряда в разряд, т. е. будет сохраняться состояние «все нули». Схема сама из этого состояния выйти не может и будет находиться в нем до тех пор, пока каким-либо способом не будет занесена 1 в любой разряд.

Процесс работы модифицированного кодового коль­ ца иллюстрируется табл. 3-31.

Клапан «исключающее ИЛИ» в исходном состоянии

0. Теперь комбинация сигналов <34=1 и Q i= 0 сформи­ рует на входе первого разряда сигнал Dі= 1 . Второй сиг­

Как показано в табл. 3-31, этот процесс будет распрост-

215

Т а б л и ц а 3-31

Таблица состояний модифицированного кодового кольца

раняться до (2™—1)-й комбинации состояний счетчика, пока комбинации не начнут повторяться с 15-го входного сигнала. Для удобства обнаружения завершения цикла единичное состояние счетчика определяется как началь­

3-15. О Д Н О РА ЗР Я Д Н Ы Е СУМ МАТОРЫ

Сумматором называется узел ЦВМ, выполняющий арифметическое суммирование кодов чисел. Обычно сумматор представляет собой комбинацию одноразряд­ ных суммирующих схем.

При сложении двух чисел независимо от системы счисления в каждом разряде производится сложение трех цифр: цифры данного разряда первого слагаемого, циф­ ры данного разряда второго слагаемого и цифры (еди­ ница или нуль) переноса из соседнего младшего разря­ да. В результате сложения для каждого разряда получа­ ются цифра суммы для этого разряда и цифра (едини­ ца или нуль) переноса в следующий старший разряд.

216

Рассмотрим операцию сложения для одного какоголибо разряда складываемых чисел в двоичной системе счисления. В зависимости от значений складываемых цифр и наличия или отсутствия единицы переноса из предыдущего младшего разряда результат сложения (сумма и цифра переноса в старший разряд) будет раз­ личным.

В табл. 3-32 приведены восемь возможных вариантов, возникающих при сложении двух двоичных чисел.

Первые четыре варианта соответствуют сложению разрядов двух двоичных чисел при отсутствии переноса единиц из младшего разряда, а последние четыре — при наличии переноса единицы.

собой схему, имеющую три входа и два выхода. На вхо­ ды поступают цифры двух слагаемых и цифра переноса из предыдущего разряда, а на выходах получаются цифра суммы и цифра переноса в следующий разряд.

По табл. 3-32 можно составить булевы функции для описания полного одноразрядного сумматора — устрой­ ства, вырабатывающего на выходе сигналы суммы и пе­ реноса при поступлении на входы двух цифр слагаемых и цифры переноса из предыдущего, младшего разряда.

где Ci — цифра переноса из предыдущего (младшего раз­ ряда); аи Ьі — цифры слагаемых в данном разряде; S —

217

сумма; Сі+і — цифра переноса в старший разряд. Выра­ жение для цифры переноса в следующий разряд может быть приведено к более простому виду:

Преобразуя выражения для цифры суммы и цифры переноса с помощью правил булевой алгебры, можно получать различные соотношения для построения схем полных сумматоров. Сумматоры будут отличаться коли­ чеством используемых логических элементов и макси­ мальным числом элементов, через которые будет прохо­ дить сигнал переноса в данном разряде.

Рис. 3-69. Комбинационный одноразрядный сум­ матор.

а —*функциональная схема; б — ообзначение в структур­ ных схемах.

Функциональная схема сумматора, реализующего со­ отношения (3-28) и (3-29), показана на рис. 3-69. Сум­ матор формирует выходные сигналы суммы и переноса,

218

определяемые комбинацией цифр слагаемых, одновре­ менно поданных на входы. Данный сумматор не облада­ ет памятью, и после снятия сигналов с входов сигналы суммы и переноса на выходе также снимаются. Такие сумматоры получили название комбинационных сумма­ торов. Быстродействие одноразрядного комбинационно­ го сумматора характеризуется временем установления выходных сигналов суммы и переноса после установле­ ния сигналов на входах сумматора.

Наиболее важным с точки зрения быстродействия является время распространения сигнала переноса в од­ норазрядном сумматоре, так как при образовании мно­ горазрядного сумматора из одноразрядных схем сигнал переноса может распространяться от разряда к разряду. Это время определяется временами задержки в логиче­ ских элементах и количеством последовательно включен­ ных элементов в схеме распространения сигнала перено­ са. Поэтому схемы одноразрядных комбинационных сум­ маторов желательно строить так, чтобы число элемен­ тов в схеме распространения сигнала переноса было ми­ нимальным.

Комбинационные сумматоры обычно используют в тех случаях, когда регистры выполнены на триггерах потенциального типа. После того как результат сложе­ ния появляется на выходах комбинационных схем фор-

•мирования суммы, он обычно запоминается в отдельном триггерном регистре, j

Двычислительных машинах наряду с комбинацион­ ными могут применяться сумматоры накапливающего типа. В этих устройствах коды слагаемых поступают на сумматор раздельно, в разные моменты времени.

Одноразрядным сумматором накапливающего типа называется схема, производящая суммирование пооче­ редно поступающих на вход цифр слагаемых и переноса

сзапоминанием результатов суммирования. Накаплива­ ющий сумматор строится на основе триггера со счетным входом, реализующим операцию сложения по модулю 2. Функциональная схема одноразрядного накапливающего сумматора показана на рис. 3-70.

В момент времени t{ на счетный вход триггера посту­ пает цифра первого слагаемого а, и запоминается в нем. Через время М (несколько большее времени установле­ ния переходных процессов в триггере) на счетный вход триггера поступает цифра второго слагаемого Ьи

219