книги из ГПНТБ / Дроздов Е.А. Многопрограммные цифровые вычислительные машины

схем совпадения, реализующих функции Л, — Л4 и В\ — В^, а вто­ рая ступень — из схем совпадения, реализующих функции Яо— Р\ь- На рис. 5.7, где приведены функциональная и принципиальная схе­ мы двухступенчатого дешифратора, эти ступени отчетливо видны. На принципиальной схеме первую ступень составляют диодные матрицы 1а и 16 на четыре выхода каждая, вторую ступень обра­ зует матрица II на 16 выходов Р0— Р 15.

В соответствии с записанным в регистре кодом числа возбуж­ дается одна из выходных шии матриц 1а и 16. При этом только одна из выходных шин матрицы второй ступени оказывается свя­ занной с диодами, находящимися в непроводящем состоянии. На этой шине будет высокий потенциал, а на остальных — низкий.

В общем случае при построении двухступенчатого дешифрато­

Входными сигналами схем совпадения второй ступени явля­ ются определенным образом объединенные выходные сигналы пер­ вой и второй групп элементов И первой ступени. Во второй сту­ пени всегда имеются 2 " схем совпадения.

Число диодов, необходимых для построения каждой схемы сов­ падения первой ступени, определяется числом входов этой схемы. Для построения одной схемы совпадения второй ступени требуется два диода. Следовательно, общее число диодов в двухступенчатом диодном дешифраторе на п входов будет:

а) при п четном

При большом числе входов п двухступенчатые диодные дешиф­ раторы почти в -у- экономичнее прямоугольных, что видно из сле­

дующего приближенного соотношения:

170

D s

Рис. 5.7. Двухступенчатый диодный дешифратор:

а — функциональная схема; б — принципиальная схема

Многоступенчатый дешифратор может быть представлен в виде ряда последовательно соединенных двухступенчатых дешифрато­ ров. Для его построения п входных переменных сначала разбива­ ются на две группы так же, как и в случае двухступенчатого де­ шифратора. Затем каждая группа разделяется таким же образом на подгруппы до тех пор, пока все подгруппы не будут содержать либо две, либо три переменные.

Условное изображение схемы многоступенчатого дешифратора на десять входов приведено на рис. 5.8. Диодные матрицы пока­ заны в виде квадратов с числом, указывающим на количество вы­ ходных шин матрицы (на схеме для каждой матрицы показана

Рис. 5.8. Многоступенчаты» дешифратор на десять входов

только одна выходная шина). Первую ступень дешифратора со­ ставляют диодные матрицы с двумя или тремя входами и соот­ ветственно с четырьмя или восемью выходами. Вторая ступень дешифратора, составленная из двух матриц на 32 выхода каждая, формируется путем объединения выходных шин матриц первой ступени с помощью диодов. Наконец, в результате объедине­ ния выходных шин матриц второй ступени образуется третья ступень, представленная одной диодной матрицей на 1024 вы­ хода.

Число диодов, необходимых для построения многоступенчатого дешифратора на п входов, подсчитывается следующим образом. Сначала в соответствии с указанным выше приемом определяется число диодных матриц в каждой ступени дешифратора. В матри­ цах первой ступени может быть либо 8, либо 24 диода. Матрицы всех последующих ступеней составляются из схем совпадения на

172

два входа, поэтому число диодов в матрице определяется по фор­ муле

N, — 2т+\

где т — число входов матрицы i-й ступени дешифратора.

Время установления сигналов на выходах диодных дешифра­ торов с момента подачи входного слова на регистр определяется из соотношений:

фактором является экономия диодов, поэтому наибольшее распро­ странение получили многоступенчатые дешифраторы.

Построение схем дешифраторов на интегральных логических элементах усложняется, если система этих элементов содержит

§ 5.4. Комбинационные сумматоры

Сумматором называется узел ЦВМ, осуществляющий сложение кодов двух машинных слов (чисел). Комбинационные сумматоры характерны тем, что составляются из логических элементов, являю­ щихся простейшими цифровыми автоматами без памяти. Поэтому при прочих равных условиях они обладают меньшими временами задержки, чем так называемые накапливающие сумматоры, вклю­ чающие в свой состав запоминающие элементы. В то же время комбинационные сумматоры работают во взаимодействии с реги­ страми, обеспечивающими хранение исходных кодов и результа­ тов их сложения.

Сложение в двоичной системе счисления, как и в любой другой позиционной системе, осуществляется поразрядно с учетом единиц возможных переносов из соседних младших разрядов. Поэтому его осуществление возможно на базе использования схем, обеспечи­ вающих выполнение всех элементарных действий, необходимых при сложении цифр одного разряда и возможного переноса. Такие схемы называются одноразрядными сумматорами.

Комбинационные одноразрядные двоичные сумматоры строятся, как правило, по полным схемам, обеспечивающим не только сло­ жение цифр данного разряда слагаемых, но и учет возможного переноса из соседнего младшего разряда. Такие одноразрядные сумматоры имеют три входа и два выхода. По количеству входов

173

их часто называют одноразрядными сумматорами на три входа (ОС-3) в отличие от так называемых полусумматоров, или одно­ разрядных сумматоров на два входа (ОС-2); в настоящее время ОС-2 используются сравнительно редко, хотя из двух таких полу­ сумматоров можно составить один ОС-3.

Общая схема ОС-3 как логического (3,2) -полюсннка приведена на рис. 5.9, а. На входы xt и г/; подаются коды цифр t-ro разряда слагаемых, а на вход Я,_\— значение переноса из соседнего млад­ шего (t— 1)-го разряда; на выходе S; образуется код цифры дан­ ного /-го разряда суммы, а на выходе P i— значение переноса в соседний старший разряд. Работа ОС-3 определяется табл. 5.4,

Совершенные дизъюнктивные нормальные формы функций вы­ ходов Si и Pi согласно данным табл. 5.4 имеют следующий вид:

При построении конкретных схем ОС-3 вид преобразования со­ вершенных д.н.ф. функций Si и Pi зависит прежде всего от воз­ можностей и особенностей элементов принятой системы или соот­ ветствующих стандартных модулей. Кроме того, учитывается воз­ можность получения инверсированных значений jji и Pi-i на выходах предшествующих схем.

Если имеются логические элементы И на три входа и элементы ИЛИ на четыре входа, а инверсии переменных образуются на вы­ ходах предшествующих схем (например, триггеров с парафазными выходами), то возможна непосредственная реализация функций (5.34) и (5.35). Если же имеются маловходовые элементы И и ИЛИ, то указанные функции минимизируются и приводятся к фор« мам, частично или полностью включающим одна другую. Функ­ ция Pi путем ее минимизации приводится к следующей форме:

174

Pi+ л

ХСУс XLУС

г

175

Реализация функций (5.36) и (5.37) возможна при использова­ нии диодно-резисторных элементов И, ИЛИ и транзисторного ин­ вертора, выполняющего функции элемента НЕ. Соответствующая схема приведена на рис. 5.9, б.

Логические элементы в интегральном исполнении являются, как правило, комбинированными, т. е. реализующими некоторый комплекс простейших логических действий. Поэтому при построе­ нии ОС-3 на таких элементах соотношения (5.34) и (5.36) преоб­ разуют так, чтобы они были приближены к функциям, реализуе­ мым этими элементами. Первый этап преобразований обычно сво­ дится к выделению стандартных частей в S,- и Pi и некоторой минимизации функции Р,-.

Обозначим через С,- сумму хх и г/j по модулю два, т. е.

практически С; есть функция выхода суммы ОС-2; это при прове­ дении дальнейших преобразований (5.34) и (5.36) подтверждает справедливость утверждения о возможности построения ОС-3 из двух ОС-2, или полусумматоров.

Теперь функции S,- и Р,- приведем к следующему виду:

Второй этап преобразований заключается в приведении полу­ ченных выражений для S,- и Pi к виду, отвечающему функциям, реализуемым элементами, например, И — НЕ и И — ИЛИ — НЕ. Наиболее приемлемым в этом случае оказывается прием, связан­ ный с двойным инверсированием правых частей выражений

176

ЛЗ соединен с выходом переноса Pi и используется для ввода кодов переносов из младших разрядов в соседние старшие.

Линия задержки рассчитывается так, чтобы обеспечить по­ ступление кодового сигнала переноса, образовавшегося при сло­ жении цифр t-ro разряда слагаемых, на вход Л, - 1 одновременно с поступлением на входы Xi и iji кодовых сигналов цифр (г+ 1)-го разряда слагаемых. Поэтому время задержки сигнала схемой ЛЗ

Рис. 5.10. Комбинационный сумматор последовательного действия

Для синхронизации поступления кодовых сигналов слагаемых на входы ОС-3 используются входные элементы И, управляемые синхронизирующими импульсами СИь С помощью выходного элемента И осуществляется синхронизация кодовых сигналов суммы Z.

В комбинационных сумматорах последовательного действия сложение всегда начинается с младшего разряда слагаемых, чтобы обеспечить учет возможных переносов в соседние старшие раз­ ряды. Поэтому слагаемые должны представляться в дополнитель­ ном (обычном или модифицированном) коде; знаковые разряды обычно следуют после цифровых разрядов. Обратный код здесь не используется, так как при сложении по схеме рис. 5.10 невоз­ можно осуществить циклический перенос.

При сложении чисел, представленных модифицированными до­ полнительными кодами, имеющими п цифровых разрядов, на вход­ ные и выходные элементы И подается п + 2 синхронизирующих им­ пульсов. На выходной элемент И синхронизирующие импульсы СИ2 подаются с некоторым сдвигом относительно импульсов CHi, подаваемых на входные элементы И; это необходимо для учета за­ держки сигналов в схеме ОС-3. Общая разрядность кода суммы равна общей разрядности слагаемых. Поэтому в рассматриваемом

178