книги из ГПНТБ / Машбиц Л.М. Цифровая обработка сигналов в радиотелеграфной связи

оимо от числа ячеек задержка выходного сигнала определяется суммой

(2.5),

где т0 — задержка сигнала в цепи опознавания.

Для получения в триггерных делителях коэффициентов деления тФ2п применяются различные схемы дополнительного управле­ ния триггерами. Можно показать, что при нечетных значениях т условия работы таких делителей менее благоприятны, чем при чет­ ных. Функциональная схема и временные диаграммы 'напряжений делителя с т = 7 даны на рис. 2.3. Для 'получения коэффициента

а)

триггера Л благодаря которой триггер / возвращается в состояние «О» при переходе триггера 3 из состояния «О» в состоящие «1».

где у—порядковые номера триггеров, на вход Х\ которых подается обратная связь с выхода у\ последнего триггера.

Из временных диаграмм напряжений в различных точках дели­ теля с обратной связью рис. 2.36—е видно', что в .промежутке меж­ ду началом четвертого и началом пятого входных импульсов пер­ вый триггер дважды меняет свое состояние, причем возврат в ис­ ходное .состояние .начинается с задержкой, определяемой величи­ ной ТтЯтр'1. По этой причине максимальная частота делителя, рав­ ная максимальной частоте триггера (/д макс = | / т макс), может быть

30

достигнута только при соблюдении условия /Ст р «<0,5; однако, как •правило, при /1^3-^-4 это условие не выполняется и / Д М а к с сущест­ венно' снижается.

Другая схема делителя, та.кже три т = 7, и соответствующие ей •временные диаграммы приведены на рис. 2.4. Элемент опознава­ ния 4 в схеме рис. 2.4а выделяете—-1-е состояние делителя, и сре-

Рис. 2.4. Функциональная схема и диаграммы напряжении бинарного делителя частоты с цепями опознавания и сброса в нулевую позицию

зом сигнала, выделенного схемой опознавания, .производится оброс всех триггеров в состояние «О», после чего начинается новый цикл работы делителя.

Процесс сброса в этом делителе является регенеративным, а запаздывание сбрасывающего сигнала определяется только за­ держкой его в элементе опознавания 4 и не зависит от количества разрядов |(триггерных ячеек) делителя. Практически, в делителях такого типа достигается равенство ; / д м а к с = | / т макс при любых зна­ чениях т, что, (наряду с малым временем запаздывания выходного сигнала, является существенным преимуществом схемы рис. 2.4.

При выполнении делителей по этой схеме необходимо учиты­ вать, что нет надобности опознавать в элементе 4 именно (т—1)-е состояние делителя. Достаточно опознать некоторый ряд состоя­ ний, в котором (т—il)-e состояние является первым, что сущест­ венно упрощает матрицу опознавания. Для иллюстрации этого по-

31

ложен™ на рис. 2.5 приведена принципиальная схема делителя при ш = 9, со б равного на микромодулях серии П М М [105] (см. при­ ложение). Делитель выполнен « а основе принципов, изложенных •при рассмотрении схемы рис. 2.4, и имеет цепь опознавания (эле­ менты R^, Дь Дг), выделяющую 8, 10, 12 и 14-е состояния; однако, поскольку после 8-го состояния делитель сигналом сброса возвра-

-ЮВ

шается в исходное (нулевое) состояние, то избыточные потенциаль­ ные возможности цени опознавания не оказывают влияния на его •работу.

С учетом приведенных соображений общую 'формулу, опреде­ ляющую коэффициент деления делителя, выполненного по схеме рис. 2.4, можно представить в виде

геров, сигналы с выходов г/г которых поданы на элемент опозна-- вания.

'Высокие значения параметров т)/ и т|т «можно, также получить на основе использования другой структуры триггерных делителей частоты — параллельного запуска всех триггеров входным сигна­ лом [48]. На рис. 2.6 приведены схема и временные диаграммы, иллюстрирующие реализацию этого принципа при построении де­

в ряде случае могут окупиться существенным улучшением его па­ раметров.

В некоторых случаях (см., например, § 2.3) к делителю предъ­ является дополнительное требование—получить на выходе сим­ метричную форму напряжения (имеются в виду равные значения длительности обеих позиций выходного сигнала). Это требование

32

•не -создает особых трудностей при четных значениях т, так как в этом случае можно выполнить делитель -с коэффициентом деления т/2 по любой схеме и, установив на .выходе его одну бинарную ячейку деления, получить общий коэффициент деления т и сим­ метричное напряжение на (выходе. Решение этой задачи для не-

на использовании запаздывания выходного сигнала триггера 6 от­ носительно входного сигнала делителя. Временные диаграммы, поясняющие работу делителя, .приведены на рис. 2.76—и. Естест­

схеме рис. 2.3 или 2.4; однако достижение наибольшего значения /дмакс не всегда является определяющим обстоятельством при проектировании делителя. Принцип построения схемы рис. 2.7 мо­ жет быть распространен на схемы с любым нечетным т.

Для характеристики взаимосвязи .между порядковыми .номера­ ми состояний делителя и отдельных его 'разрядов иногда пользу­ ются специальным обозначением—кодом делителя. В этом коде каждому разряду делителя присваивается некоторое число (вес разряда), определяемое из условия, что сумма чисел кода по всем разрядам, находящимся в состоянии «1», должна равняться но­ меру состояния делителя. Делители, выполненные по схемам рис. 2.1—2.4 и 2.6, имеют кодовое обозначение 1—2—4.

Поскольку номер состояния делителя однозначно определяется •числом импульсов, -поступивших ;на его вход -(если,, конечно, дели­ тель в начале процесса был установлен в исходное состояние), то рассмотренные варианты делителей можно применять и в каче­ стве счетчиков, осуществляющих арифметическое суммирование

Выход

I—I и ы ы ы Ы I—I . I—I 1

V

ж)УRF

t

Рис. 2.7. Функциональная схема и временные диаграммы триггерного делителя частоты с симметричным выходным сигналом при т = 3

числа импульсов. На основе приведенных схем делителей можно также построить и устройство, осуществляющее алгебраическое суммирование импульсов, поступающих на вход,—реверсивный счетчик. Такие счетчики .применяются при построении (некоторых узлов радиотелеграфного тр.акта (см. гл. 4).

Принцип построения реверсивного счетчика поясняется функ­ циональной схемой рис. 2.8. Четырехразрядный двоичный счетчик имеет три входа. Основной вход — z0 , по которому поступают сум­ мируемые импульсы; два командных входа — zfr и . Каждому импульсу, поступающему на вход, .сопутствует командный -сигнал на одном из входов г£ или Начало командного сигнала нес­ колько опережает начало сигнала по основному входу. Длитель­ ность командного сигнала выбирается 'большей, чем интервал вре­ мени, необходимый для перехода счетчика в .новое состояние при Самом неблагоприятном сочетании позиций (для рассматриваемого счётчика переход от позиции 15 к позиции 16).

34

Вели теперь данному импульсу по входу z0 сопутствует команд­ ный сигнал по входу z + то связь между триггерами будет осуще­ ствляться по выходам триггеров у2. iB этом сл.учае схема рис. 2.8

их.

Рис. 2.8. Функциональная схема реверсивного счетчика импульсов

станет идентичной схеме рис. 2Л и реакция счетчика на импульс, поступивший по входу z0, выразится в изменении состояния с воз­ растанием номера состояния на одну единицу. Если же импульсу по входу z0 сопутствует командный сигнал по входу zjf, то связь между триггерами будет осуществляться по выходам у\ и состоя­ ние счетчика изменится с убыванием номера состояния на одну единицу.

В качестве примера практического решения на рис. 2.9 приве­ дена принципиальная схема одной секции реверсивного счетчика

Наибольшее распространение как в аппаратуре радиотелеграф­

[51]. Функциональная схема такой декады приведена на рис. 2.10а, а временная диаграмма состояний триггеров без учета переходных процессов—на рис. 2.106. Для получения коэффициента деления т = 10 примененаИЛИ5обратная связь с выходов у\ триггеров 3 и 4 че­ рез элемент на вход Х\ триггера 2. Достоинством этой дека-

ды является простота схемы, возможность применения однотипных модулей in 'некоторая экономия коммутационных элементов при построении схемы инднка.цни, 'недостатком—.относительно боль­ шое время запаздывания 'выходного сигнала.

Вход

На рис. 2.Па приведена функциональная схема декадных де­ лителей частоты, также получивших большое распространение [52], в которой для получения коэффициента деления im=10 применены прямая связь с выхода у2 триггера 1 на вход Х\ триггера 4 in до­ полнительная цепь запрета 5, препятствующая прохождению еиг-

36

« а ла с выхода у2 триггера / на вход z триггера 2, если триггер 4

.находится в состоянии «1». (Код декады 1—2—4—8. Временные диаграммы состояния триггеров без учета переходных процессов

.приведены на рис. 2.116. Достоинством схемы рис. 2.11а является малое время запаздывания выходного сигнала, недостатком — не-

о б ходимость применения разнотипных триггеров ((триггер 4 обяза­ тельно должен иметь раздельные входы, а для триггеров 1, 2 и 3 требуется только счетный вход), что представляет некоторые не­ удобства .при применении типовых модулей.

Для получения счетчика большой емкости счетные декады (сое­ диняются последовательно, как это показано на рис. 2.12а. .В этом случае время запаздывания выходного (сигнала счетчика 'увеличи­ вается пропорционально .количеству включенных последовательно декад. Если этот параметр имеет существенное значение (как, на­ пример, для делителей, работающих в (системе Ф А П Ч ) , то при не­ котором усложнении схемы можно получить счетчик .(или соответ­ ственно делитель частоты) с любым количеством декад, в -котором общее время запаздывания выходного сигнала не будет превы­ шать аремя запаздывания в одной декаде. Вариант решения такой задачи 'приводится, в частности, в работе [53]. .Рассмотрим 'прин­ цип этого решения на примере четырехдекадного счетчика, функ-

37

щи анальная схема которого приведена на рис. 2.126. В каждой де­ каде счетчика Д\, ..., Д 4 , .кроме клемм входа и выхода, имеются две .клеммы для индикации девятого состояния декады — H i и 'Иг. Входной сигнал поступает одновременно на вход декады Д\ и на логические элементы И, установленные перед счетными входами декад Дг—Да. Декада Д1 срабатывает от каждого импульса вход-

ного сигнала. Декада Дг может сработать только в том случае, если на установленный на ее входе элемент И поступают одновре­ менно входной сигнал счетчика и сигнал с логического элемента И, определяющего девятое состояние декады Д ь Таким образом, Д% срабатывает один раз за каждые 10 импульсов входного сигнала счетчика. Из схемы рис. 2.126 видно, что условия для срабатывания декады Д3 возникают один раз за каждые 100 импульсов, а усло­ вия для срабатывания декады Д 4 — одни раз за каждые 1000 им­ пульсов входного сигнала счетчика. При этом номер .состояния счетчика, как и в простой последовательной схеме соединения де­ кад рис. 2.12а, соответствует общему числу импульсов, поступив­ ших на его вход. Что же касается запаздывания выходного сигна­ ла, то оно будет определяться только задержкой в декаде Д4 .

Весьма обстоятельное изложение принципов построения раз­ личных вариантов делителей частоты с постоянными коэффициен­ тами деления, выполненных .на интегральных схемах с потенциаль­ ными связями, приведено в работе (108].

2.1.3. Д Е Л И Т Е Л И С П Е Р Е М Е Н Н Ы М К О Э Ф Ф И Ц И Е Н Т О М Д Е Л Е Н И Я

Делителем частоты с переменным коэффициентом деления обычно называют всякий дискретный делитель, у которого измене­ ние коэффициента деления производится без коммутации точки, подключения выхода. Такое широкое толкование термина объеди­ няет весьма разнообразные по назначению и принципу действия-

38