книги из ГПНТБ / Скарлетт, Дж. Транзисторно-транзисторные логические интегральные схемы и их применение

при логической 1 на выходе. Это несколько повышает быстродейст­ вие ИС и снижает паразитные колебания при уровне логической 1 на выходе.

13.3.3.ЭЛЕМ ЕНТЫ С и е (СХЕМЫ СИНХРОСИГНАЛОВ)

13.3.3.1.Общие замечания. С точки зрения принципиальной схемы элементы с и е представляют собой одну схему с двумя выхо­ дами, однако логический анализ триггера удобнее выполнять при

Фи г . 13.6. Схема синхросигналов. Допущение 1.

раздельном изображении этих элементов. Эти элементы управляют работой ИС. Схемы их относительно сложны, однако разобраться в их работе очень важно для понимания работы ИС в целом. При анализе работы схемы вводятся некоторые допущения, проверяется правильность их, затем вводятся другие допущения до тех пор, пока не будут найдены правильные условия работы схемы.

На фиг. 13.6 и последующих фигурах приведены рассматривае­ мые элементы; в них жирными линиями выделены цепи, по которым протекает ток. При анализе везде принято, что напряжение VCc равно 5,0 В, падения напряжения на переходах база — эмиттер насыщенных транзисторов 0,8 В, падения напряжения между кол­ лектором и эмиттером в насыщенных транзисторах 0,3 В, падения напряжения на прямо смещенных диодах 0,7-В и коэффициенты уси­ ления в схеме с общим эмиттером для всех транзисторов равны 10.

13.3.3.2. Логический 0 на входе схемы синхронизации. Допуще ние 1. Допустим, что входное напряжение равно 0 и транзисторы

Т 1 , Г 2, Г5и Г 4 закрыты. Цепи, по которым может протекать при этом ток, показаны на фиг. 13.6; обусловленные этим током напряжения также показаны 'на схеме. Напряжение на базе закрытого транзи­ стора Т з не может быть равным2,4 В, поэтому принятое допущение неверно.

Допущение 2. Допустим, что входное напряжение равно 0 и транзисторы Т х и Т 2 закрыты, а транзисторы Т3 и Г 4 открыты.

Ф и г. 13.7. Схема синхросигналов. Допущение 2.

Напряжение на базе транзистора Т3 должно при этом составлять 1,6 В, как показано на фиг. 13.7. Падение напряжения на последо­ вательно включенных резисторах R 2 и R 3 также равно 1,6 В и ток равен 1,22 мА. Этот ток может протекать только через диод D b поэтому диод должен быть смещен в прямом направлении. Следо­ вательно, ни транзистор Т 3, ни транзистор Тх не могут быть насы­ щены и напряжение на выходе 2 будет равно 2,3 В, как показано на фиг. 13.7.

Через резисторы R 3 и R 7 должен при этом протекать ток, рав­

(0,8 мА) должна протекать через эмиттер Т3 и резистор R t, обеспечи­ вая включенное состояние Тх. Следовательно, на ток коллектора Т 4 остается 0,8 мА и его базовый ток, как и базовый ток Т 3, будет 0,08 мА. Эти базовые токи малы и заметно не влияют на напряже­ ния, рассчитанные для различных точек схемы,

170 Глава 13

Напряжение на эмиттере транзистора Т 2 равно 1,6 В, а напряже­ ние в точке соединения резисторов R e и R 2 равно 2,8 В. Поэтому в базу транзистора Т 2через резистор R 3 может втекать ток 0,38 мА, что опровергает сделанное допущение.

■ Допущение 3. Допустим, что входное напряжение равно 0 и транзистор 7\ закрыт; транзистор Т 2 открыт, но его коллекторный ток практически равен нулю, транзисторы Т3 и Т4 открыты.

Это состояние аналогично состоянию, соответствующему допу­ щению 2, за исключением того, что теперь ток делится между дио­ дом D 4 и переходом база — эмиттер транзистора Т 2. Ток в коллек­ торной цепи транзистора Т 2 не может протекать до тех пор, пока напряжение на эмиттере £ 4 транзистора Т4 не станет выше напря­ жения на эмиттере Т 2 как минимум на 0,1 В (т. е. 1,7 В). При этом транзистор Т Лбудет закрыт и в его эмиттерной цепи будет протекать только ток утечки. Теперь в принятом допущении нет противоречий и его можно считать правильным.

Допущение 4. В предыдущих допущениях не учитывалось влия­ ние других участков схемы триггера' подключенных к выходу 1 тактового генератора. Этот выход соединен с эмиттерами транзи­ сторов Т Хь, Т 20 и Т 23, каждый из которых является двухэмиттерным транзистором, напряжение на втором эмиттере которого зависит от логической суммы входных данных. Когда эта сумма равна 1, напря­ жение на втором эмиттере транзистора Г20 будет равно 0,3 В (кол­ лекторное напряжение транзистора Г 14), а напряжения на вторых эмиттерах транзисторов Т 13 и Т 23 будут высокими; когда эта сумма равна 0, напряжение на втором эмиттере транзистора Т 20 будет высоким, а напряжения на вторых эмиттерах транзисторов Т 1Ъ и Т 23 будут равны 1,1В (напряжение на объединенных коллекторах транзисторов Т 1в и Г17).

Когда на вход синхронизации подан логический 0, напряжение

транзистор Т 23. Нели сумма входных сигналов равна 0, то расчеты показывают, что напряжение на выходе 1 тактового генератора будет составлять 0,94 В, так что генератор будет по-прежнему отбирать ток, текущий через транзистор Т 13 и резистор R l3, отключая второй эмиттер Т 1Ь, находящийся под напряжением 1,1 В, а также отбирать ток, текущий через резистор R 2l и транзистор Т20. Следовательно, в любом из режимов в цепь выхода / тактового генератора должен втекать ток двух или трех входных ТТЛ-каскадов (в которых уста­ новлены резисторы с номиналами 4 кОМ). На фиг. 13.8 показаны токи и напряжения в схеме тактового генератора при логическом 0 на входе. В тех точках схемы, где приведены две цифры, верхняя

соответствует логической сумме входных сигналов, равной 1, ниж­ няя — сумме, равной 0.

Когда напряжение на входе меньше 0,7 В, на выходе 1 тактового генератора (элемент с на фиг. 13.3) будет напряжение 0,76 или 0,94 В (в зависимости от комбинации входных сигналов), а на вы-

Ф и г. 13.8. Схема синхросигналов. Статический режим при 0 на входе.

ходе 2 (элемент е на фиг. 13.3) 2,3 В; при этом транзисторы Т3 и Т4

Диод D I смещен при этом в обратном направлении.

Напряжение на выходе 1 тактового генератора будет на вели­ чину Vbei ниже напряжения, поданного на вход, и равно 1,7 В (или более), в результате соединенные с выходом 1 эмиттерные пере­

ходы транзисторов Т 16, Т 2о и Т23 будут закрыты. Напряжение на выходе 2 будет равно 1,1В; при этом транзистор Т 4 будет открыт, Т3 открыт и насыщен. Ток, втекающий в цепь выхода 2, может со­ ставлять до пяти входных токов ТТЛ-вентилей (в зависимости от

комбинации входных сигналов). Этот ток втекает в транзистор Г 4

ине оказывает заметного влияния на выходное напряжение.

13.3.3.4.Передний фронт импульса синхронизации. Если мы рассмотрим входной сигнал, медленно нарастающий от уровня

1,56 В, состояние схемы не изменится.. Когда входной сигнал пройдет уровень 1,6 В, эмиттерный переход Е г транзистора 7 \ начнет прово­ дить ток и напряжение на выходе 1 начнет расти, отставая от вход­ ного на 0,8 В. Ток в цепи эмиттера 2 транзистора Т г начнет проте­ кать через резистор R 2, увеличивая напряжение в точке соединения резисторов 1?2 и 1?3 до тех пор, пока базовый ток транзистора Т 3 не переключится из диода D x и эмиттера транзистора Т 2 в резистор R 3. Когда ток через диод D x прекратится, транзистор Т 3 сможет войти в насыщение и его коллекторное напряжение снизится до

1,1 В.

пульса. При типовых для ТТЛ ИС фронтах сигналов напряжение на выходе 1 будет следовать за входным с задержкой около 2 нс, а напряжение на выходе 2 будет переключаться примерно через 6 нс после отработки фронта входного сигнала.

13.3.4. ЭЛЕМ ЕНТЫ f, g и I (ФИКСИРУЮЩАЯ КОЛЬЦЕВАЯ СХЕМА) (ФИГ. 13.. 11

и 13.12)

Элемент g на логической схеме показан как элемент ИЛИ —НЕ, хотя его принципиальная схема существенно отличается от схемы

или Т 12 сигналом одного из входных элементов a, b, d или h соответ­ ственно одновременно включается и транзистбр Г 14, фиксируя на­ пряжение на коллекторах транзисторов Т 9—Т 12 на уровне 0,3 В. Когда, на входы транзисторов Т9—Т 12 поданы низкие напряжения, эти транзисторы и транзистор Т ц будут закрыты и их общее кол­ лекторное напряжение будет высоким.

Элемент / инвертирует выходной сигнал элемента g, при этом диоды Z)2, D a и D 4 ограничивают перепад выходного напряжения элемента / величиной примерно 1 В от 1,1 В (КВЕ17+1/С£16) до 2,1 В (Кда+Коз+Ко!)- Выход элемента / соединен с одним из входов элемента /, второй вход которого управляется сигналом с выхода 1 элемента с схемы синхронизации. Следовательно, при логическом «0» на входе схемы синхронизации на выходе элемента с также будет низкое напряжение и транзистор 7 \3 будет выключен, а на его базе установится напряжение 0,67 В (0,37 В на эмиттере 2 транзистора 7\ плюс VcEir>)- Когда элемент / будет разблокирован передним фрон­ том тактового, импульса, низкое выходное напряжение элемента / удержит транзистор Т 13 в выключенном состоянии до тех пор, пока на этот транзистор не поступит высокое выходное напряжение с эле­ мента /. Перепад коллекторного напряжения транзистора Т]3 огра­ ничен снизу напряжением примерно 1,1 В (Vb e h +V ceis) и сверху напряжением 2,1 В, определяемым диодами D s, D , и D 4. Будучи включенным, транзистор Т 13 будет задавать базовый ток в транзи­ стор Т ц независимо от состояния транзисторов Т9—Т12, фиксируя тем самым логическое состояние элементов g и /, в котором они нахо­ дились непосредственно перед началом нарастания тактового им­ пульса на входе элемента /. Это «кольцо» остается замкнутым в те­ чение всего времени, пока на тактовом входе сохраняется логиче­ ская 1. Соответствующие напряжения в схеме при логическом 0

Фи г . 13.12. Элементы f , g и j при 1 на входе синхронизации и 1 на информа­ ционном входе в триггерной схеме.

13.4. Логическое управление на входах синхронизации и хранения

Маловероятно, что в любом устройстве каждый триггер D -типа должен будет отрабатывать входные сигналы при каждом синхро­ импульсе. Управляющий синхроимпульс может быть логически

176 Глава 13

сопряжен с дополнительным управляющим входным вентилем та­ ким образом, что тактовый сигнал будет поступать в триггер D -типа только тогда, когда необходимо его срабатывание. Можно также подавать синхросигналы непосредственно на входы синхросигналов всех триггеров D -типа, входящих в состав устройства, при одновре­ менной подаче сигнала запрета на вход хранения всех тех триггеров, переключение которых в данном такте не требуется.

Для устройств, в которых используется большое количество триггеров D -типа, первый способ является более предпочтительным; хотя при его использовании и может возникать рассогласование тактовых сигналов, но зато он позволяет избежать проблем, связан­ ных с разводкой и формированием мощных тактовых импульсов с крутыми фронтами. Вентиль, генерирующий тактовый сигнал для триггеров D -типа, должен быть смонтирован на одной плате сними

ив непосредственной близости от них.

13.5.Типовые электрические характеристики D-триггера

13.5.1.ОБЩ ИЕ ЗАМЕЧАНИЯ

За исключением входа синхронизации, все входные и выходные цепи триггера аналогичны стандартным ТТЛ-вентилям и имеют ана­ логичные характеристики. Потребляемый схемой ток питания зна­ чительно превышает ток питания стандартных вентильных ИС, а приведенная в паспортных данных типовая рассеиваемая мощ­ ность при логическом 0 на входе синхронизации составляет 150 мВт. Типовая мощность при логической «1» на входе синхронизации со­ ставляет около 200 мВт. Емкость, включаемая между выводами питания и земли для триггера также должна быть больше, чем для стандартных ТТЛ-вентилей. Так как одновременное переключение обоих выходов триггера в принципе невозможно, то выброс тока пи­ тания при переключении не превышает выбросов в стандартных вентилях серии 2 (быстродействующих).

Типовые пороговые уровни по входу синхронизации равны 1,5—2,45 В, входной ток равен 0,4 мА при 3,0 В. Большинство про­ веренных автором ИС устойчиво работало при пологих фронтах тактовых импульсов длительностью до 1 мкс, однако было обнару­ жено несколько схем, которые начинали работать со сбоями уже при фронтах длительностью 200—300 нс.

13.5.2.В РЕ М Е Н Н Ы Е ДИАГРАММЫ

Так как выходное напряжение логической 1 в рассматриваемом триггере устанавливается сигналом с его противоположного плеча, на котором для этого должен установиться логический 0, то времена

установки логического 0 как на выходе Q, так и на выходе Q при­

мерно на 4 нс меньше, чем времена установки логической 1. Времен­

ные диаграммы для выходов Q и Q схемы триггера (фиг. 13.13) оди­ наковы. Типовое время установки логического 0 составляет около 6 нс, типовое время установки логической 1 около 10 нс. Времена предустановки всегда положительны, хотя могут составлять всего 1 нс. Времена предустановки для уровня логического 0 обычно примерно на 2 нс меньше, чем времена предустановки для уровня

Фи г . 13.13. Формы сигналов при переключении D -триггера.

логической 1, и их типовые значения равны 2 и 4 нс соответственно. Времена послеустановки могут быть отрицательными, т. е. измене­ ние входной информации можно выполнять еще до полного оконча­ ния фронта тактового импульса, причем и в данном случае время послеустановки для логического 0 оказывается меньше, чем для логической 1. Типовые времена послеустановки логического 0 равны —2,5 нс, а логической 1 равны 0.

13.6. Усилитель, работающий на линию синхронизации, и его по­ мехоустойчивость

Заданное в технических условиях предельное значение входного порогового уровня логической 1, равное 2,6 В, означает, что для обеспечения гарантированного запаса помехоустойчивости 0,5 В