книги из ГПНТБ / Скарлетт, Дж. Транзисторно-транзисторные логические интегральные схемы и их применение

В составе серии 9300 выпускается полный четырехразрядный арифметический двоичный блок, выполняющий операции сложе­ ния, вычитания, И и «исключенное ИЛИ» (последние две операции не эквивалентны друг другу). В число других выпускаемых ариф­ метических СИС входят схемы полных сумматоров, которые для выполнения полного комплекса арифметических операций требуют использования внешних вентильных ИС. Эти схемы можно исполь­ зовать не только в арифметических узлах, но и в других устрой­ ствах.

Выпускаемые СИС компараторов осуществляют сравнение двух четырехразрядных двоичных чисел и имеют три выхода, появление сигналов на одном из которых соответствует условию А > В , А = В или А<.В. Три оставшихся вывода корпуса использованы для кас­ кадирования этих приборов, причем подключение каждых четырех дополнительных разрядов вносит задержку, равную задержке од­ ного вентиля. Восьмиразрядные генераторы разряда четности так­ же допускают аналогичное каскадирование.

12.4.6.Э Л Е М Е Н Т Ы ЗА П О М И Н А Ю Щ И Х УСТРОЙСТВ

Одной из первых ТТЛ СИС был элемент ЗУ с произвольной вы­ боркой емкостью 16 бит. Выпускаются также постоянные запоми­ нающие устройства (ПЗУ) емкостью 256 бит, запись информации в которых задается потребителем при заказе схем. Так как эти большие ПЗУ являются в определенном смысле «заказными», то они никогда не поставляются со складов готовой продукции.

Область запоминающих устройств представляет собой именно ту область, в которой МОП ПС наверняка «возьмут верх» над ТТЛ ИС, так как создание с помощью технологии ТТЛ ИС полупровод­ никовых элементов ЗУ с произвольной выборкой емкостью 1000 бит практически нереально1).

Э В последнее время были разработаны ЗУ с произвольной выборкой на ТТЛ-эле.ментах, которые выпускаются на продажу.— П р и м , перге.

13

Подробный анализ схемы триггера

Приведенный ниже подробный анализ конкретной схемы вклю­ чен в качестве примера, который может потребоваться при опреде­ лении пригодности конкретной схемы для использования в устрой­ ствах с повышенной надежностью. Рассматриваемая схема представ­ ляет собой многовходовый триггер D -типа, входящий в состав серий SUHL и HLTTL, однако аналогичным образом можно проанализи­ ровать любую СИС или другую сложную ИС.

Подход к применению интегральных схем, основанный на прин­ ципе «черного ящика», может привести к удешевлению начальной стадии разработок, однако слишком часто экономия, полученная за счет недостаточно глубокого и полного анализа работы ИС перед разработкой системы, оборачивается во много раз большими убыт­ ками в процессе решения различных проблем, возникающих при отладке этой системы.

13Л. Введение

Триггер D -типа, входящий в состав серий SUHL и HLTTL, представляет собой двоичный элемент памяти, переключающийся с частотой 50 МГц, имеющий односторонние установочные входы

с положительной логикой и прямой (Q) и инверсный ( Q) выходы. Он содержит восемь информационных входов, объединенных в две трехвходовые и одну двухвходовую схемы И, выходы которых в свою очередь объединены по схеме ИЛИ, и вход «хранения» логи­ ческой 1 на выходе Q вне зависимости от сигналов на установочных входах (фиг. 13.1).

Входная информация воспринимается триггером только во время переднего фронта тактового импульса: изменение выходной инфор­ мации также происходит на этом фронте. Входная информация должна установиться до прихода тактового импульса (время пред­ установки), а также оставаться в течение интервала времени до 2 нс после окончания этого фронта (время послеустановки). В любое другое время выходное состояние схемы не зависит от сигналов на информационных входах и входе «хранения», и на него не влияет

задний фронт тактового импульса. Новые уровни на выходе появ­ ляются через 5—20 нс после поступления переднего фронта такто­ вого импульса, причем уровень логического 0 устанавливается быстрее уровня логической 1. Незначительная разница между максимальным временем «послеустановки» и минимальным време­ нем установки означает, что при непосредственном соединении триггеров D -типа (например, как в сдвиговом регистре) необходимо обеспечить практически одновременное поступление тактовых сиг­ налов на все триггеры (в пределах интервала 3 нс) или, если это

Фи г . 13.1. Триггер D -типа серии SUHL/HLTTL.

невозможно, обеспечить задержку сигнала между выходом каждого триггера и входом следующего для компенсации рассогласования тактовых сигналов.

Все информационные входы и вход хранения и все выходы ИС по своим характеристикам аналогичны соответствующим цепям обычных ТТЛ ИС, однако вход синхронизации представляет собой нетиповую схему с втекающим входным током при логической 1 и с нулевым или небольшим втекающим током при логическом 0, тогда как стандартная схема при логическом 0 на входе имеет выте­ кающий входной ток, а при логической 1 — небольшой втекающий ток утечки. Вход синхросигнала, кроме того, имеет больший порог переключения по сравнению со стандартным ТТЛ-вентилем. Для правильной работы схемы импульсы синхронизации должны иметь фронты длительностью не более 50 нс. Необходимо также обеспечить отсутствие помех по уровню логической 1 при управлении тактовым входом триггера сигналами с выхода ТТЛ-вентиля. Вследствие повышенного порога переключения помехи на тактовом входе по уровню логического 0 не влияют на работу схемы.

выходной триггерной схемы. Элементы I и р не заблокированы и их выходные сигналы могут изменяться при изменениях сигналов D

(или D) на выходах элементов j или g. Для опрокидывания выход­ ного триггера требуется появление ложного сигнала логической 1

Фи г . 13.'4. D-триггер при логическом 0 на входе синхронизации. (Жирными линиями показаны цепи с уровнем логической 1, пунктиром — цепи с уровнем логического 0. Уровни сигналов в остальных цепях зависят от входной инфор­ мации.)

на выходе элемента I может появиться только при наличии логиче­ ской 1 на выходе Q. Эта 1 на выходе установит логический 0 на

выходе Q. Однако состояние логической 1 на выходе Q уже подра­ зумевает наличие логического 0 на выходе Q. На фиг. 13.4 показана логическая схема триггера D -типа в режиме с логическим 0 на Ьходе синхронизации и обозначенц заведомо известные логические уровни.

13.2.3. Л О Г И Ч Е С К О Е С О С Т О Я Н И Е П Р И Л О Г И Ч Е С К О Й 1 НА В Х О Д Е С И Н Х Р О Н И З А Ц И И

Когда на вход синхронизации подана логическая 1, на выходе элемента е будет логический 0, в результате чего элементы a, b, d, h, т и п будут заблокированы и на их выходах установятся уровни логического 0. Уровень логической 1 на выходе элемента с устра­ нит блокировку элемента /, в результате чего элементы /, g и / образуют кольцевую замкнутую схему, на все внешние входы кото­ рой подаются уровни логического 0, так что независимо от конкрет­

ного состояния этой схемы оно при логической 1 на входе синхрони­ зации изменено быть не может. Выходной сигнал элемента с также устраняет блокировку элементов k и q, поэтому сигнал D с выхода

элемента / проходит на выход элемента q, а сигнал D (инвертирован­ ный на выходе элемента g) проходит на выход элемента k. Тот из этих сигналов, который представляет собой логическую 1, обеспе­ чит установку элемента г или s, и установившееся состояние выход­ ной триггерной схемы будет зафиксировано с помощью элементов I

и р (фиг. 13.5).

Фи г . 13.5. D -триггер при логической 1 на входе синхронизации. (Жирными линиями показаны цепи с уровнем логической 1, пунктиром — цепи с уровнем логического 0. Уровни сигналов в остальных цепях зависят от входной информа­ ции.)

Следовательно, при логической 1 на входе синхронизации про­ изойдет установка выходной триггерной схемы в логическое состоя­ ние, хранимое внутренней кольцевой схемой /, g и /, а так как все входные цепи этой кольцевой схемы заблокированы, то это состоя­ ние триггера не может быть изменено.

13.2.4. Л О Г И Ч Е С К О Е Ф У Н К Ц И О Н И Р О В А Н И Е С Х Е М Ы НА П Е Р Е Д Н Е М Ф Р О Н Т Е ТА К ТО В О ГО И М П У Л ЬС А

Пока на вход синхронизации подавался уровень логического 0, изменение входных данных могло вызывать изменение сигнала D в элементах g и /. Для правильной работы схемы входная инфор­ мация должна оставаться неизменной в течение предустановки и послеустановки. Это гарантирует неизменности уровня сигнала D

во время нарастания тактового импульса. При нарастании такто­ вого импульса напряжение на выходе элемента с также нарастает с незначительной задержкой и происходит разблокирование эле­ ментов /, k и q. Разблокирование элемента f обеспечивает фиксацию сигнала D в кольцевой схеме f, g, j, а разблокирование элементов k и q означает, что новый уровень логической 1 с выхода D сможет изменить состояние элементов г или s и установить тем самым новый

уровень логического 0 на'выходе Q или Q, который через элементы I или q обеспечит установку нового уровня логической 1 на противо­ положном выходе.

На выходе элемента е после нарастания тактового сигнала уста­ навливается логический 0, который блокирует все входные эле­ менты, а также элементы т и п.

Следовательно, логика работы схемы такова, что на переднем фронте тактового импульса кольцевая схема, состоящая из элемен­ тов /, g и j, защелкивается раньше, чем произойдет блокировка вход­ ных элементов, а любые изменения внешних условий или деграда­ ции параметров ИС, вызывающие увеличение задержки элемента /,

логических сигналов. Использование подобного принципа построе­ ния схемы может, однако, быть неприемлемым для схем на дискрет­ ных компонентах и даже для схем, собранных из отдельных вен­ тильных ИС.

13.2.5. Л О Г И Ч Е С К О Е Ф У Н К Ц И О Н И Р О В А Н И Е С Х Е М Ы НА З А Д Н Е М Ф Р О Н Т Е ТА К ТО В О ГО И М П У Л ЬС А

На заднем фронте импульса синхронизации первыми блокируют­ ся элементы /, k и q и на их выходах устанавливается логический «О». Первоначально на выходах элементов т и п устанавливался уро­ вень логического 0, однако благодаря воздействию выходных сиг­ налов триггерной схемы на выходе одного из элементов I или р должна быть логическая 1, которая и обеспечивает сохранность состояния триггера. Уровень логического 0 с выхода элемента / через элементы g и / попадет на вход элемента р, однако прежде чем он сможет вызвать сброс элемента р, на выходе элемента е появится уровень логической 1, который разблокирует элементы т и п и обе­ спечит дальнейшее сохранение логического состояния выходной триггерной схемы. Установка логической 1 на выходе элемента е также снимет блокировку с входных элементов a, b, d и h.

13.2.6. Л О Г И Ч Е С К О Е Ф У Н К Ц И О Н И Р О В А Н И Е Э Л Е М Е Н Т А « Х Р А Н Е Н И Я »

-Элемент «хранения» h имеет только один внешний вход (вывод 12),

адва других его входа подключены капементуе схемы синхрониза­ ции и к выходу Q элемента г соответственно. Когда на вход 12 подана

логическая 1, а на вход синхронизации — логический 0, логиче-. ское состояние на выходе элемента h будет совпадать с логическим состоянием выхода Q. Если на выходе Q логическая 1, то триггер сохранит это состояние при приходе переднего фронта следующего тактового импульса, так как на выходе элемента g будет логическая 1 при наличии ее хотя бы на одном из его входов. Если на выходе Q логический 0, на выходе элемента h также будет логический 0, и триггер обычным способом переключится в состояние, Соответст­ вующее логической сумме входных сигналов. Следовательно, подача сигнала на вход хранения позволяет как сохранить в триггере со­ стояние логического 0, так и переключить его в состояние логической 1 при наличии соответствующих сигналов на входах и сигнала син­ хронизации, однако после перехода триггера в состояние логической 1 оно будет сохраняться в нем до тех пор, пока при очередном так­ товом импульсе не будет выключен элемент h (и на все информацион­ ные входы будут при этом поданы уровни логического 0).

13.3. Описание электрической схемы

13.3.1. О Б Щ И Е З А М Е Ч А Н И Я

Можно заметить, что все элементы триггера, за исключением элементов с, е, g и /, аналогичны обычным вентильным ТТЛ-элемен- там. Исследование топологии кристаллов ИС триггеров D -типа пока­ зало, что в них имеются небольшие отличия от опубликованных принципиальных схем (отсутствуют резисторы R 3a- и R 3S и диод D 5), которые могут быть не во всех схемах. В данном разделе иссле­ дуются электрические схемы элементов триггера.

тили И на многоэмиттерных транзисторах. При уровне логического 0 на любом из эмиттеров на его коллекторе будет также уровень логического 0. На коллекторе уровень логической 1 будет при по­ даче на все эмиттеры также 1.

Элементы s и г представляют собой вентили ИЛИ — НЕ, ана­ логичные выходным каскадам стандартных вентилей серии SUHL2. Если на базу любого из трех входных транзисторов подается логи­ ческая 1, то он насыщается и на выходе каскада устанавливается логический 0. Логическая 1 будет на выходе такого элемента только при 0 на всех трех его входах. Единственное отличие этих элементов от выходных каскадов стандартных ТТЛ-вентилей'состоит в рези­ сторах R 2i и R 33. Эти резисторы уменьшают обратное смещение на базах выходных транзисторов Г 29 и Г35 и обеспечивают актив­ ный режим транзисторов Г28 и T3i при отсутствии внешней нагрузки