книги из ГПНТБ / Скарлетт, Дж. Транзисторно-транзисторные логические интегральные схемы и их применение

10.5.3.ЗАВИСИМОСТЬ КОЭФФИЦИЕНТА РА ЗВЕ Т ВЛЕН И Я ОТ ВК Л Ю Ч ЕН И Я РАСШ ИРИТЕЛЕЙ

Подключение расширителя по ИЛИ в инвертирующем вентиле может повлиять на его выходной уровень логической 1 и, следова­ тельно, на помехоустойчивость при типовом коэффициенте развет­ вления.

10.5.4.ЗАВИСИМОСТЬ ПОМЕХОУСТОЙЧИВОСТИ ОТ РАСШ ИРИТЕЛЕЙ

В данном разделе рассматривается влияние подключения расши­ рителей на помехоустойчивость расширяемых вентилей. Помехо­ устойчивость по собственно расширительным входам рассмотрена

вразд. 7.4.

10.5.4.1.Расширители по ИЛИ в инвертирующих вентилях.

Подключение расширителей к инвертирующему вентилю не оказы­

вает заметного влияния ни на входной порог переключения, ни на выходной уровень логического 0. Однако токи утечки закрытых фазоразделительных транзисторов расширителей могут увеличить падение напряжения на резисторе R 2, что приводит к снижению выходного уровня логической «1». Снижение выходного напряжения составляет от 1 до 1,6 В на 1 мА тока утечки, протекающего через расширительные входы. Обычно этот ток утечки очень мал (менее 0,01 мА) и, как правило, не учитывается при проектировании систем.

Ток утечки в выключенном состоянии приводит также к тому, что емкости полупроводниковых компонентов выходного каскада будут частично заряжены так, что этот ток оказывает на высоко­ частотную передаточную характеристику вентиля такое же влияние, как и смещение опорного статического уровня импульсов помехи (подразд. 9.4.5). Это снижение помехоустойчивости по переменному току частично компенсируется дополнительными емкостями на расширительных входах, которые будут заряжаться (или разря­ жаться) сигналом помехи.

Следовательно, статический запас помехоустойчивости по уров­ ню логического 0 не зависит от подключения расширителей, а ста­ тический запас помехоустойчивости по уровню логической 1 и вы­ сокочастотная помехоустойчивость при подключении к инверти­ рующим вентилям расширителей по ИЛИ слегка уменьшаются.

10.5.4.2. Расширители по ИЛИ в неинвертирующих вентилях.

Подключение расширителей по ИЛИ к неинвертирующим вентилям не влияет на входные пороги переключения и на выходные логи­ ческие уровни, а следовательно, и на статические запасы помехо­ устойчивости. Высокочастотная помехоустойчивость повышается за счет дополнительной емкости, которая должна перезаряжаться при срабатывании вентиля.

случае применения расширителей в неинвертирующих вентилях, за счет наличия дополнительной емкости увеличивается высокочастот­ ная помехоустойчивость.

Расширительные входы ..по И значительно более чувствительны к помехам, чем входы по ИЛИ в обоих рассмотренных выше случаях. В частности, вывод коллектора (точка подключения расширителя) обладает высоким импедансом по отношению к базе фазораздели­ тельного транзистора. Однако при использовании коротких соеди­ нительных проводников это не нарушает нормальной работы ИС, как показано в разд. 7.4.

10.5.5.ЗАВИСИМОСТЬ РАССЕИВАЕМОЙ мощности о т П О Д КЛЮ ЧЕН И Я РАСШ ИРИТЕЛЕЙ

Рассеиваемая вентилем с подключенным расширителем мощность очень незначительно возрастает из-за токов утечки, протекающих через резисторы в корпусе вентиля. Это увеличение мощности со­ ставляет менее 0,1 мВт и его можно не учитывать.

10.5.6. ЗАВИСИМОСТЬ ВЫБРОСА ТОКА ПРИ П Е РЕ К Л Ю Ч Е Н И И СХЕМ ОТ ПОД­ К Л Ю Ч Е Н И Я РАСШ ИРИТЕЛЕЙ

Влияние расширителей по ИЛИ на выброс тока питания в ин­ вертирующем вентиле главным образом обусловлено дополнитель­ ной емкостью и рассмотрено в подразд. 10.2.6. Подключение рас­ ширителей по И к вентилям типа 180Е не оказывает влияния на токовый выброс; то же самое относится и к случаю подключения расширителей по ИЛИ к неинвертирующим вентилям.

Триггеры

11.1.Типы триггеров

Вцифровых системах используются четыре основных типа триг­ геров: R-S, M-S, J-K и D -типа.

11.1.1. ^ -5 -Т Р И Г Г Е Р Ы

D-S-триггер (со сбросом и установкой — reset-set) образуется из двух многовходовых вентилей И — НЕ, один вход каждого из ко­ торых подключен к выходу другого (простая бистабильная схема). При заземлении свободного входа одного из вентилей происходит «установка» триггера, при заземлении свободного входа другого вентиля — его «сброс».

Обычно R -S-триггеры строятся из базовых вентильных элемен­ тов в соответствии с требуемой схемой.

11.1.2.M -S-ТРИГГЕРЫ

M-S-триггер (управляющий и управляемый — master-slave) мо­ жет быть получен с помощью каскадного включения двух R-S- триггеров с включенными между выходами управляющего и входами управляемого триггеров вентилей связи. Если в состав управ­ ляющего триггера введены входные вентили и эти вентили соеди­ нены с вентилями связи таким образом, что когда первые включены, то вторые заблокированы и наоборот, то можно сначала выполнить запись информации в управляющий триггер, а затем, после изме­ нения сигналов на входных шинах, передать ее в управляемый триггер. Обмен информацией между М -S-триггерами с использова­ нием тактовых сигналов синхронизации может надежно осущест­ вляться без ложных срабатываний, так как каждый управляющий триггер сначала переводится в состояние, хранимое в управляемом триггере другой схемы, а уже затем информация из управляющих триггеров передается в их собственные управляемые триггеры. Управляемые триггеры могут иметь отдельные входы непосредствен­ ной установки и сброса, а в управляющих триггерах могут исполь­

зоваться многовходовые входные вентили, в результате М -S-триггер может быть сделан весьма универсальным и полезным логическим элементом. Для правильной работы М -S-триггера могут быть необ­ ходимы «двухсторонние» установочные входы, т. е. сигналы установ­ ки единицы подаются на одно плечо управляющего триггера, а сигналы установки нуля — на другое его плечо, а срабатывание триггера определяется наличием или отсутствием тактового сигнала синхронизации на его установочных вентилях и вентилях связи. Обычно такие триггеры имеют как прямой (Q), так и инверсный

(Q) выходы.

11.1.3. ./-.«-ТРИГГЕРЫ

Отличительной особенностью любого ./-/(-триггера является то, что если как единичный (/), так и нулевой (К) его входы под­ ключаются к шине с уровнем логической «1» и на схему подается сигнал синхронизации, то триггер переключается в противополож­ ное состояние. Во всех остальных отношениях его работа аналогична работе М -S-триггера. Такое переключение может быть обеспечено с помощью организации внутренних связей между выходом Q

и входом К и выходом Q и входом J M-S-триггера. Поэтому при высоких уровнях сигналов на всех остальных входах на рассмат­ риваемые входы J я К будет подаваться инвертированное выходное состояние триггера, так как обычное логическое состояние на выходе Q соответствует логическому состоянию на входе К . В этих тригге­ рах, как и в M -S-триггерах, могут быть использованы многовходо­ вые управляющие схемы и входы непосредственного сброса и уста­ новки.

11.1.4. Т РИ ГГЕ РЫ D -ТИПА

Триггер типа D (триггер задержки — delay) просто осуществляет передачу своего входного логического состояния, установленного к моменту подачи переднего фронта сигнала синхронизации на выход после окончания этого сигнала. Обычно триггеры D -типа не имеют инверсного входа, но имеют инверсный выход. Сложный триггер типа D подробно описан в гл. 13.

11.1.5. т и п ы ТТЛ-ТРИГГЕРОВ

Все перечисленные типы триггеров выпускаются в ТТЛ-испил- нении (см. справочные материалы изготовителей ТТЛ ИС). Наиболее распространены /-/(-триггеры, которые выпускаются как с оди­ ночными J и К входами, по два в одном корпусе, так и с весьма слож­

ными установочными цепями типа И — ИЛИ или с входами J , J , К и К- Триггеры, имеющие входы 7 и К, особенно удобны в тех

случаях, когда в распоряжении имеются только прямые логические сигналы, так как без таких инверсных входов для получения инвер­ тированных сигналов приходится использовать дополнительные вентили. Логические схемы триггеров, входящих в состав серий SUHL, 54/74 и 9000, отличаются друг от друга.

11.2.Работа триггерных схем

Вкаждой из основных серий ТТЛ ИС выбран свой принцип построения триггерных схем. При анализе триггерных схем или более сложных элементов следует иметь в виду, что логические и принципиальные схемы, приводимые в справочных материалах, обычно являются лишь приближенным представлением реальных схем, выполненных на кристаллах ИС. Планарная технология позво­ ляет реализовать такие схемные решения, которые на дискретных компонентах не могут быть реализованы. Например, резистивные об­ ласти (элементы) могут быть выполнены непосредственно в базовых диффузионных областях, а для ограничения перепадов коллектор­ ных напряжений в схему могут быть включены диоды.

11.2.1.Т РИГГЕРЫ С НЕПОСРЕДСТВЕННЫ М И СВЯЗЯМИ

В настоящее время применяется несколько типов триггерных схем с непосредственными связями. Почти во всех случаях эти схемы кажутся очень сложными и трудными для анализа, но часто это объясняется наличием нескольких /-и/0-входов и цепей непосредст­ венного сброса и установки. Простейший способ разобраться в лю­ бой такой сложной ИС заключается в «прохождении» через схему и отбрасывании при этом всех усложняющих ее участков, например цепей непосредственного сброса и установки, и последующем ана­ лизе переключения собственно триггерных схем.

11.2.1.1. Двухступенчатые Л/С-триггеры с непосредственным связями. Простейшим типом ТТЛ /-/С-триггера является двух­ ступенчатый триггер с непосредственными связями, являющийся ба­ зовым триггером серии 9000. После исключения всех вспомогатель­ ных цепей его логическая схема имеет вид, показанный на фиг. 11.1 Обратные связи с выходов на входные вентили J и К показаны на схеме пунктирами. Схема содержит два триггерных каскада, каж­ дый из которых состоит из двух вентилей И — ИЛИ — НЕ. В каж­ дое плечо каждого из триггерных каскадов включен вентиль, управ­ ляемый сигналами синхронизации, так что на все четыре вентиля разрешение или запрет от синхросигнала подается одновременно. Когда сигнал синхронизации на внутренней шине имеет высокий уровень, т. е. на вентили 1 и 5 подано разрешение, и если на вхо­ дах при этом имеется дополнительная (J и К) информация, то она будет записана в управляющий триггер. Высокое напряжение на

тили 2 и 4. На входы вентилей 7 и И также при этом подается низ­ кий уровень и информация из управляющего триггера будет передана

Фи г . 11.1. Двухступенчатый /-/(-триггер с непосредственными связями.

в управляемый через вентили 8 и 10. Если эта передача не потребует изменения состояния на выходах вентилей 9 и 12, то выходные сиг­ налы ИС не изменятся; если же для этого необходимо изменение состояния на выходах, то бывшее до этого низким напряжение на одном из выходов возрастет до уровня логической 1, а затем через вход И вентиля 8 или 10 вместе с высоким напряжением с выхода управляющего триггера изменит бывшее до этого высоким напря­ жение на другом выходе до уровня логического 0.

Так как в рассматриваемой схеме внутренняя шина синхрониза­ ции нагружена на четыре ТТЛ-вентиля, то в ней предусмотрен входной буферный каскад для сигнала синхронизации, который для внешней цепи представляет собой обычный ТТЛ-вентиль. Поэтому выходное состояние ИС изменяется при высоком уровне внешнего тактового сигнала С, а управляющий триггер будет из­ менять свое состояние при низком уровне напряжения на внешней тактовой шине С входа ИС.

Когда на внешний тактовый вход подается уровень логического О, ложный положительный импульс на установочном входе с низ­ ким напряжением может вызвать ложное срабатывание ИС. Рас­ смотрим случай, когда на вход / подан уровень логического 0, а на вход К — уровень логической 1, на выходе Q — логический 0, а на

выходе Q — логическая 1 (т. е. когда выходное состояние при по­ даче тактового импульса не должно измениться). Так как на выход Q подан уровень логического 0, управляющий триггер будет нахо­ диться в состоянии, когда на выходе вентиля 6 будет логический О, а на выходе вентиля 3 — логическая 1. При подаче на внешний вход С сигнала с уровнем логического 0 состояние управляющего триггера не изменится, так как на входы каждого из вентилей 1 и 5 подаются два сигнала с уровнем логической 1 и по одному сиг­ налу с уровнем логического 0.

Если на входе / напряжение на короткое время станет высоким, то выходное напряжение вентиля 1 также будет высоким и в ре­ зультате напряжение на выходе вентиля 3, а следовательно, и на выходе вентиля 4 снизится. Так как на выходе вентиля 5 уже низ­ кий уровень (уровень на выходе вентиля 9 низкий), то на выходе вентиля 6 будет высокий уровень. Вентиль 2 также отреагирует на этот выброс положительного напряжения, а после исчезновения этого выброса на входе / на выходе вентиля 3 останется уровень логического 0, так как на выходе вентиля 2 будет уровень логиче­ ской 1, и произойдет ложное срабатывание управляющего триггера.

Поэтому независимо от конкретного применения триггера дан­ ного типа не следует допускать появления ложных сигналов на информационных входах, а длительность внешнего сигнала синхро­ низации с уровнем логического 0 должна быть минимально возмож­ ной. В паспортах изготовителей приводятся только типовые зна­ чения длительности тактовых импульсов, поэтому если в закупочной спецификации потребителя не задан однозначно ее нижний предел, то при выборе длительности тактовых импульсов необходимо преду­ сматривать некоторый запас, обеспечивающий надежную работу ИС.

Входы непосредственной установки (если они имеются) подклю­

логического 0 при логической 1 на внешнем входе сигнала синхро­ низации, то оба триггера — управляющий и управляемый — при­ нудительно устанавливаются в заданное состояние.

11.2.1.2. Двухступенчатые /-/^-триггеры с транзисторными связями. Основной двухступенчатый триггер серии 54/74 анало­ гичен основному триггеру серии 9000, за исключением того, что вместо подключения внутренней шины сигналов синхронизации не­ посредственно к входным вентилям управляемого триггера она под­ ключается к эмиттерам двух транзисторов связи (Т9 и Т10 на фиг.

11.2). Когда на шине синхронизации уровень логической 1, эти транзисторы изолируют управляемый триггер от управляющего.

Когда напряжение на шине синхронизации изменяется от уров­ ня логической 1 до уровня логического 0, транзисторы 9 и 10 вклю­ чаются и фиксируют состояние триггера 7 и 8, а его информация пе­ редается в управляемый триггер 11 и 12; одновременно блокируются входные вентили управляющего триггера.

Такие триггеры срабатывают при положительных тактовых импульсах (так как в цепи синхронизации отсутствует внутренний

буферный вентиль) и нагружают внешнюю цепь синхронизации как два входа обычных вентилей. Когда на вход синхронизации подан уровень логической 1, помеха по установочному входу на уровне логического 0 может вызвать ложное переключение триггера так же, как и в триггере с непосредственными связями. Минимальная длительность тактового импульса для рассмотренного триггера равна 20 нс.

Входы непосредственной установки триггера заводятся на вен­

мехам устраняется в триггерных схемах, переключаемых на фрон­ тах тактовых импульсов, которые имеются в составе серии 54/74. Каждая половина таких триггеров состоит из двух «кольцевых» фиксирующих схем. Схема триггера состоит из двух внутренних триггерных схем (фиг. 11.3). Тактовый сигнал подается на вторые вентили в каждой из половин триггера. Поэтому при низком напря­ жении на шине синхронизации входные вентили 1 и 4 оказываются

отключенными от остальной части схемы. Когда напряжение на шине тактовых сигналов растет, вентили 2 и 5 включатся и кольце­ вые схемы на вентилях 1 и 2 (4 и 5) перейдут в режим хранения входной информации. Таким же образом оказываются включенны­ ми и вторые кольцевые схемы (на вентилях 2 и 3 и 5 и 6 соответствен­ но). Если во время положительного перепада сигнала синхрониза­ ции на оба установочных входа подан логический 0, то обратная связь с выходов триггера 3, 6 на триггер 2, 5 сохраняет выходное состояние неизменным. Если на оба эти входа подана логическая

Фи г . 11.3. ./-А/триггер, переключаемый на фронтах тактовых импульсов.

1, то состояние триггера изменится на противоположное по мере того, как будет меняться сигнал синхронизации. Триггер 3, 6 обес­ печивает сохранение состояния на выходах во время изменения сиг­

триггеры обладают несколько более высоким по сравнению с двух­ ступенчатыми триггерами быстродействием.

Триггеры со срабатыванием на фронтах тактовых импульсов нечувствительны к ложным входным сигналам при обоих уровнях напряжения на шине синхронизации, однако для правильной работы схемы входные сигналы должны подаваться заранее, с тем чтобы установиться до прихода рабочего фронта тактового импульса (время предустановки); может оказаться необходимым выдержи­ вать их неизменными еще некоторое время (время послеустановки или фиксации) после отработки этого фронта. Любая помеха по уста­ новочным входам в интервалах времени предустановки и послеуста­ новки может вызвать ложное срабатывание.

11.2.1.4. Триггеры /5-типа, переключаемые на фронтах такто­ вых импульсов. Входящие в состав серии 54/74 триггеры D-типа, переключаемые на фронтах тактовых импульсов, состоят из трех триггерных каскадов, как показано на фиг. 11.4. Уровень логиче­

ского 0 на входе синхросигнала отключает выходной триггер от вход­ ного вентиля, так как блокирует вентили 2и4. Когда напряжение на входе синхронизации нарастает от низкого уровня до высокого, входная информация устанавливается во всех трех триггерных схе­ мах, после чего любое изменение состояния на установочном входе «блокируется» либо уровнем логического 0, поступающим с вен­ тиля 2 на вентиль 1, либо уровнем логического 0, поступающим с вентиля 4 на вентили 2 и 3.

Фи г . 11.4. Триггер D -типа, переключаемый на фронтах тактовых импульсов.

11.2.2.Т РИ ГГЕ РЫ СО СВЯЗЬЮ ПО ПЕРЕМЕННОМ У ТОКУ (С НАКОПЛЕНИЕМ ЗАРЯДА)

Триггер с накоплением заряда (входящий в состав серии SUHL) имеет некоторое сходство с описанным в подразд. 11.2.1.2 триггером с транзисторными связями в том смысле, что в нем тактовый сиг­ нал непосредственно блокирует входные установочные вентили и подается также на эмиттеры транзисторов связи. На этом их сход­ ство и кончается.

Выходной каскад рассматриваемого триггера представляет со­ бой обычную триггерную схему серии 2, однако имеет повышенное быстродействие, которое достигнуто благодаря непосредственному подключению коллекторов транзисторов связи (Т3 и Г 6) к базам фазоразделительных транзисторов (фиг. 11.5).

Базовые выводы транзисторов связи подключены к эмиттерам транзисторов, соответствующих фазоразделительным транзисторам