книги из ГПНТБ / Потемкин, И. С. Построение функциональных узлов на потенциальных системах элементов учебное пособие

repa с учетом фронтов. Согласно диаграмме рис. 13,в мини­ мальная длительность входного сигнала, например 5, состав­ ляет 2т. Через 2т выходной сигнал элемента 1 уже поступил на вход элемента 2, т. е. петля ОС замкнулась, и входной сигнал 5 можно убирать. Однако, если обратиться к более реальной диаграмме рис. 13,г, то мы видим, что через 2т сиг­ нал элемента 1 еще не достиг поминальной величины, эле­ мент 2 имеет право еще не реагировать на него как на 1, и если источником сигнала является быстрый элемент (вспом­ ним, что времена задержек и фронтов ограничены только сверху), то входной сигнал 5 через 2т быстро (почти сра­ зу) исчезнет, а петля ОС еще не замкнется, и триггер не перебросится. Этот процесс показан на рисунке линией из точек. Чтобы триггер сработал при любом сочетании эле­ ментов, входной сигнал должен иметь большую длитель­ ность. На этот счет между РТМ различных систем элементов согласия пока нет. В разных системах необходимая мини­ мальная длительность входного сигнала определена от 2 до 4 времен задержки логического элемента. Разработчики ло­ гических схем некоторых организаций отводят на этот про­ цесс еще больше времени. Для определенности мы в даль­ нейшем будем считать, что минимальная длительность вход­ ного сигнала по уровню 0,5 при управлении простейшим триггером по R- и 5-входам равна Зт. Как видно из рис. 12,г, это хорошо согласуется с принятым ранее достаточно реаль­ ным допущением о том, что длительность фронта примерно равна времени задержки. Сам читатель, если он опирается на какую-либо реальную систему, может пользоваться любой длительностью входного сигнала триггера. Это не повлияет принципиально ни на какие выводы в дальнейшем.

Согласно принципу дуальности схем триггер можно по­ строить и на элементах И—НЕ (рис. 14). Как и следовало ожидать, в нем «все наоборот» по сравнению с триггером рис. 13. В режиме хранения информации (в режиме покоя) на обоих входах должен быть единичный потенциал. Управ­ ляется он «нулями», т. е. инверсными сигналами (обратите внимание на символы инверсии у входов рис. 14,6). Комбина­ ция, когда на обоих входах схемы рис. 13,а нули, запретная (она порождает единицы и па прямом и на инверсном выхо­ дах,-что для нормального триггера лишено смысла). С точки зрения времени переключения и необходимой длительности входного сигнала триггер на И—НЕ идентичен триггеру на ИЛИ—НЕ.

30

Обычно поступление информации на триггер от источников ИХ,И2, Я3 регламентируется управляющими сигналами типа «Разрешение приема с направления Яр». Таковы сигналы У\, Ь:2, УзИногда, кроме «разрешающего» сигнала, приемом уп­ равляет еще и «синхронизирующий» сигнал. На рис. 15 это

31

Сигнал С. Синхронизаций приема может быть введена, нап­ ример, для защиты от гонок. Схемы И, которые управляют поступлением на триггер входных сигналов, называются входными или приемными вентилями триггера.

Кроме информационных сигналов, на триггер могут быть еще заведены сигналы «Уст. 1» (установка 1) и «Гш» — (га­ шение триггера, установка его в 0). Они, в отличие от ин­ формационных, заводятся безусловно на входы S и R. Ника­ ких дополнительных разрешающих сигналов при этом не ис­ пользуется.

схема более громоздка, постарайтесь запомнить экономич­ ное решение. Обратите внимание на то, что требуется мень­ ше оборудования, если сигналы «Уст.1» и «Гш» подавать инверсно, как показано на рисунке (управление «нулями»). Постройте временные диаграммы работы схемы. Если при­ нять, как мы сделали это ранее, что сигнал на входе тригiepa на И—НЕ должен длиться Зт, то минимальная длитель­ ность сигнала У (а также перекрытие У и С) должна быть

4т, поскольку, если задержка входного вентиля при подаче управляющего сигнала будет заметно больше его задержки при снятии этого сигнала, то длительность входного сигнала, поступающего на триггер, будет заметно меньше Зт. Вспом­ ним, что факт равенства задержек по противоположным фронтам изготовитель элементов не гарантирует. Диаграмма для триггера на И—ИЛИ—НЕ строится по тем же прин­ ципам, что и на рис. 13, учитывая, что задержку элемента И—ИЛИ—НЕ мы приняли 1,5 т, а длительность фронта попрежнему считаем равной т (ведь при последовательном соединении элементов И и ИЛИ растет задержка, а не фронт). Минимальная длительность сигналов У в этой си­ стеме также получится 4т.

Будем считать, что гарантированный правильный ответ на обоих выходах триггера появляется через 4т после нача­ ла подачи сигнала У. Сократить это время на основании офи­ циальных данных мы не можем, из-за различных комбина­ ций величин задержек элементов триггера отрезок перекры­ тия его выходных сигналов (когда оба выхода одновремен­ но равны 1 или 0) может появиться в любой момент в тече-

32

ние указанного промежутка в 4т, но через 4т его уже не бу­ дет с гарантией.

Оценки оборудования /^S-триггера с входными вентилями: Q равно 8 для /^S-триггера на И—ИЛИ—НЕ и 6 для триггера на И—НЕ, плюс по 3 единицы на каждый управляемый вход каждого плеча (на каждую пару сигналов #,У(). Минималь­ ная длительность управляющего сигнала — 4т. Т — время за­ держки триггера, т. е. время появления правильного ответа на выходе после начала входного сигнала — 4т.

А что за схема показана на рис. 17? Это триггер или нет? Если нет, то почему? Обоснуйте, построив временную диаг­ рамму. Если да, то где у него R- и S-входы, когда его удоб­ но применять?

Попытайтесь самостоятельно подключить дополнительные элементы к выходу /^S-триггера на элементах И—НЕ, чтобы разветвить выходной сигнал более, чем на N— 1 приемников (N — нагрузочная способность элементов). Удалось Вам сде­ лать это, не внося в схему лишнюю задержку? Сравните ре­ зультат с рис. 18.

2-3. Принцип двухтактной синхронизации

Запоминание информации на /^S-триггерах широко ис­ пользуется для борьбы с гонками в сложных логических устройствах. Рассмотрим фрагмент некоторого устройства, показанный на рис. 19. Устройство состоит из комбинацион­ ных логических схем КЛС и триггеров. Под КЛС будем по-

нимать логическую схему произвольной глубины без обрат­ ных связей. Какую именно функцию отрабатывает КЛС, нам пока не важно. 'Познакомимся с самим «технологическим процессом» отработки любой функции. Все выходы КЛС

В ходны е сигналы

а )

Taxm l Таят В ТаятШ ТЬятЕ Таят?

5)HeycmaHoBuSwuecR, неверные зиаиенмя ВыходоВ КЛ£,*Л

Рис. 19. Обработка информации тактированным устройством

подключены через входные вентили к триггерам. Вентили стробируется Си то следующая — С2 и т. д. (см. временную синхросериями Сi и С2, причем, если одна линейка триггеров стробируются (управляются) двумя неперекрывающимися диаграмму, рис. 19,6). Линейка триггеров с подключенными к ее выходам одной или несколькими КЛС образует ярус ло­ гической схемы. Прямые сигналы идут вправо от яруса к ярусу, сигналы обратной связи (ОС) могут возвращаться на предыдущие ярусы. Пусть входные сигналы нам каким-то об­ разом удалось привязать к синхросерии С2, т. е. старый на-

34

бор входных сигналов меняется на новый в момент поступ­ ления С2. Присутствие этих входных сигналов символически изображено на строке 3 рис. 19,6. Группа сигналов от раз­ личных источников, предназначенная для одновременной об­ работки нашим устройством в первую очередь, обозначена буквой а. Нас сейчас не интересует, какие именно наборы входных переменных обозначены буквой а. Это любые сиг* налы; важно, что это именно те, которые посылают в дан­ ный момент. Группу сигналов, появившихся на входе во вто­

стояния триггеров будут изменяться в моменты поступления сигналов Сь именно они управляют входными вентилями этих триггеров. В результате группы сигналов а, Ь, с. .. бу­

различную глубину, параллельные пути, и в результате этого, а также из-за неодновременного переключения триггеров I яруса, сигнад на выходе КЛС I имеет право сначала быть неверным. Он может даже несколько раз -измениться (под­ робнее об этом будет в разделе о дешифраторах, пока при­ мем на веру), как условно показано на рис. 19,6, но в кон­ це концов, после завершения всех переходных процессов (че­ рез время, равное сумме задержек самого длинного пути), установится окончательно. Будем считать, что это навер­ няка произойдет до появления очередного сигнала С2. Тогда, подав С2 на входы вентилей триггеров II яруса, мы на эти триггеры примем правильные, не искаженные гонками или задержками сигналы с выхода КЛС I. Информация задер­ жалась еще на полтакта, но не исказилась. Аналогично она проходит через II ярус, со сдвигом еще на полтакта прини­ мается на триггеры III яруса и т. д. По такому, или прибли­ зительно такому, принципу обычно организована обработка информации в сколько-нибудь сложном цифровом устройст­ ве, и мы будем иметь это в виду, изучая следующие раз­ делы.

Теперь уже ясно, почему мы вначале предположили, что

входные сигналы на нашу схему начинают поступать всегда по синхросерии С2, и, следовательно, перекрываются с Сь ведь мы рассматриваем фрагмент большой схемы. На вход нашей схемы работает такой же тактированный узел, причем последний ярус его синхронизирован С2 (иначе узлы не будут стыковываться). А III ярус нашей схемы работает на сле­

дующую схему, первый ярус которой синхронизирован С2 и т. д. Таким образом, все устройство оказывается синхрон­ ным, работающим от единого синхронизирующего генератора. Во избежание ошибок все входные сигналы такой системы (сигналы от кнопок, реле, других систем) должны быть при­ вязаны к той же тактовой сетке. Как это сделать, говорится в разделах 7-3—7-6. Иногда, особенно при выполнении цик­ лических операций, бывает удобно результат, полученный с выхода какой-нибудь КЛС, снова обработать на той же КЛС (вспомним, например, что умножение — это серия последова­ тельных сложений и можно многократно использовать один и тот же сумматор). Просто замкнуть выход КЛС на ее вход нельзя, так как новый выходной сигнал, попав на вход, по­ родит еще более новый выходной сигнал и т. д., т. е. нач­ нется типичный гоночный процесс.

Если мы хотим сигнал с выхода КЛС II снова подать на ее вход, его необходимо снять с выхода триггера III яруса, управляемого Сь и подать на вход триггера II яруса, кото­ рый управляется С2 согласно пунктирной связи рис. 19. Толь­ ко таким образом мы можем иметь гарантированный от пов­ реждений сигнал с выхода КЛС II и при повторном его использовании сможем держать его на выходе КЛС II столько времени, сколько необходимо для затухания всех переходных процессов. Таким образом, сигналы обратной связи можно вводить только между теми ярусами, которые синхронизируются различными тактами.

Для разработчика функциональных узлов и более круп­ ных блоков цифрового устройства длительность тактового промежутка, как правило, является величиной заданной, по­ скольку частота тактового генератора устройства обычно вы­ бирается на ранних этапах проектирования. Максимальная задержка любой КЛС в сумме с временем переключения триггера, не должна превышать длительности полутакта (см. рис. 19,6). Если задержка полученной КЛС превышает до­ пустимую, эту КЛС надо разбить на две, поставив между ними линейку триггеров, т. е. разбить на два яруса. Проекти­ руя в последующих разделах функциональные узлы, мы бу­ дем помнить о том, что схемы со слишком большой глубиной нежелательны.

Теперь уже можно высказать некоторые предваритель­ ные соображения по выбору параметров синхросерий. Дли­ тельность сигналов Ci и С2 должна быть не менее 4т (вре­ мя записи в триггер с входными вентилями). Синхросигналы

36

могут иметь и большую длительность, лишь бы синхросерии

тельность будет даже желательной. Длительность полутакта определяется временем переключения триггера плюс время задержки наиболее массовых КЛС, применяемых в устрой­ стве. Если длительность такта выбрана меньше некоторой оптимальной величины, то слишком много логических схем придется разбивать на ярусы и вводить лишние триггеры (а это и аппаратура и задержка). Если длительность такта больше оптимальной, то во многих логических схемах будут неоправданные потери времени: переходные процессы уже закончились, а разрешение на запись в следующий ярус не поступает. Есть и более сложные системы синхронизации, но для изучения функциональных узлов нам вполне подой­ дет простейшая двухтактная система.

2-4. Двухтактный D-триггер

На рис. 20 показана схема, состоящая из двух последо­ вательно соединенных ^S-триггеров, приемные вентили ко-

ИИ И

i f c l z t E

я)

й)

Рис. 20. Двухтактный D .триггер

торых стробируются тактовыми сигналами Сi и С2. Как вид­ но из схемы и временной диаграммы, значение входного сиг­ нала D записывается в триггер Т\ по синхросерии С\ и пере­

37

иностранной литературе master—slave trigger. Если на вен­ тили, на которые подан Сь подать управляющий сигнал V, получится DlZ-триггер. .D-триггер используется для задержки информации на I такт и в других случаях, о которых будет сказано дальше. С точки зрения раздела 2-3 двухтактный D-триггер — простейший фрагмент двухъярусной логической схемы, КЛС I которой вырождена и отрабатывает логичес­ кую функцию «тождественная единица». Подробнее о D-триг­ герах см. [Л. 1].

2-5. Г-триггер синхронный

На рис. 21 показан один из способов построения синхрон­ ного двухтактного триггера со счетным входом (синхронного двухтактного Г-триггера). Он построен на основе двухтакт-

Рис. 21. Синхронный двухтактный Г-триггер

ного D-триггера, выходы которого заведены на его входы «крест—накрест». В момент Сь если некоторый разрешаю­ щий сигнал Т=\, то триггер первой ступени Т\ принимает состояние, противоположное триггеру второй ступени Т2, по­ скольку обратная связь с элементов 3, 4 па элементы 1, 2 «перекрещена». Если сигнал Т—0, то триггер Т\, не изменит своего состояния. В момент С2 состояние триггера Тi (изме­ ненное или старое) будет передано во вторую ступень—триг­ гер Т2. Таким образом, при поступлении каждого входного сигнала Т триггер будет изменять свое состояние на проти­

38