книги из ГПНТБ / Потемкин, И. С. Построение функциональных узлов на потенциальных системах элементов учебное пособие

сигнала на величину, большую максимально возможной за­ держки в самой медленной цепочке. Еще раз отметим, что величина необходимой задержки получается не путем изме­ рения реальной задержки с помощью, скажем, осциллографа, а путем суммирования максимальных времен задержки, приведенных в паспорте на элементы.

Таким образом, строб подается после того, как сигнал с гарантией пройдет через оба канала при любом сочетании задержек элементов. В этом случае все переходные процес­ сы будут происходить при запертом выходе и никаких по­ мех не появится.

Выключать стробирующий сигнал нужно не позже вык­ лючения входного сигнала. Ведь после выключения послед­ него тоже может появиться помеха (см. рис. 7.3), а пос­ кольку минимальное время задержек элементов (и цепочек а и Ь) нам неизвестны, нам неизвестно и то, насколько ско­ ро после окончания входного сигнала появится помеха. Но она точно не появится, пока входной сигнал еще действует. Тут и надо обрывать строб.

Для формирования сдвинутых во времени стробов нужны элементы задержки. Они основаны на использовании реак­ тивных элементов, которые при современной интегральной технологии имеют большие габариты, чем логические элемен­ ты. Поэтому в цифровых устройствах вместо стробирования с помощью элементов задержки применяют тактирование. По всему устройству разводится единая система тактов, со­ стоящая из двух или более взаимно связанных периодичес­ ких сигналов. Сигнал на входе логической цепочки строби­ руется одним тактом, а на выходе — другим. Разработчик схемы, зная максимальную задержку элементов, так подби­ рает длины цепочек (их логическую глубину) и типы элемен­ тов, чтобы переходные процессы в них с гарантией закончи­ лись до поступления следующего тактирующего сигнала, ко­ торый стробирует выход. Сказанное станет более ясным при чтении разделов 2-3 и 7-1 о тактировании.

2. Построение противозаконных схем. В таких схемах сиг нал идет лишь по одному пути. Параллельные пути заперты другими сигналами. Каждый элемент разрешает переклю­ чаться другому элементу лишь после того, как переключится сам. Таким образом, элементы схемы переключаются после­ довательно. Теоретические аспекты синтеза подобных схем изложены в книгах, посвященных синтезу цифровых автома­ тов, в разделах о противогоночном кодировании автоматов

20

(например, [Л. 4]). В этой книге примеры противогоночных схем будут рассмотрены в разделах 2-6 и 5-5.

3. Учет минимального времени задержки. Если бы было известно минимально возможное время задержки элемента, то во многих практически важных случаях мы могли бы пос­ тулировать отсутствие гонок. Вернемся к рис. 7. Пусть длина (число элементов) цепочки а настолько больше длины це­ почки Ь, что задержка в длинной цепочке, даже если она со­ стоит только из самых быстрых элементов, будет все равно больше задержки сигнала в короткой цепочке, даже если в нее попадут только самые медленные элементы. Схема со столь большой разницей в длине путей при любом сочетании

тельной блокирующей связи. Можно, например, взять в ка­ честве выходного элемента трехвходовой элемент И—НЕ, и на его третий вход подать сам входной сигнал. В этом слу­ чае выход будет заперт сразу после исчезновения входного сигнала.

Как уже говорилось, «юридически» (опираясь только на официальные ТУ) высказанные соображения применять нельзя, так как в документах не гарантируется какое-либо минимальное время задержки. Однако опытный инженер мо­ жет утверждать, что при использовании любой современной системы элементов и при любом их сочетании пробег сигна­ ла по цепочке из, скажем, 64 элементов (случай реальный, например, распространение переноса в сумматоре) будет длиться наверняка дольше, чем пробег сигнала по парал­ лельной ветви из 1 элемента. На сегодня нет систем, за­ держки элементов внутри которых отличались бы в 64 раза. И в 32 раза тоже пет. И в*16, пожалуй, не найдется. Относи­ тельно 8 можно задуматься, цифру 4 никто серьезно гарантиповать уже не будет, а отклонение времени задержки вдвое встретится в большинстве систем элементов. Таким образом, если мы хотим постулировать отсутствие гонок за счет большого отношения глубин двух параллельных ветвей, то приходится отдавать себе отчет в том, что есть зона явно допустимых решений (например Та: Г»—64), и зона явно не­ допустимых (Та: Ть= 2), а граница между ними не определе­ на. Если приходится принимать подобное решение, то в силу практического отсутствия полных статистических данных,

31

границу каждый разработчик определяет интуитивно, на свой страх и риск, на основе знаний, опыта проектирования, со­ отношения поощрения за создание экономичной схемы и на­ казания за сбой в ней из-за гонок, личного темперамента...

Вопрос выходит из чисто технической сферы, и дать какиелибо определенные рекомендации здесь невозможно. В инже­ нерной практике так или иначе пользуются таким способом и строят схемы, в которых «юридически» гонки возможны, т. е. официальные паспортные данные не гарантируют их отсутствия, но, по утверждению разработчика, их «наверня­ ка» не будет. Рекомендовать этот способ студентам не сле­ дует: у них, как правило, темперамент превалирует над опытом.

1-8. Гонки по входу

Пусть входной сигнал поступает сразу на 2 элемента некоторой логической схемы (рис. 9,а). Пусть передаточ­ ные характеристики входных элементов различны и имеют

Рис. 9. Гонки по входу

вид рис. 9,6, т. е. пусть входные элементы имеют различные пороги срабатывания. Если длительность фронта входного сигнала заметно больше времени срабатывания элементов 1 и 2, то где-то в середине фронта будет существовать отрезок времени, когда с точки зрения одного элемента входной сиг­ нал равен 1, а с точки зрения другого — 0. Элементы будут реагировать на один и тот же сигнал как на 2 различных, а такая комбинация могла быть не предусмотрена разработ­ чиком. В результате схема в течение этого времени может выработать ложные сигналы, которые успеют запомниться в каком-либо триггере, поступить на вход в качестве сигналов

22

обратной связи и т. д. Очевидно, что эти явления могут про­ изойти лишь при большой длительности фронта входного сигнала, они не успеют произойти, если фронт этот доста­ точно короток. Опасность гонок по входу возникает обычно лишь при приеме внешних сигналов, источниками которых могут быть более медленные элементы, вплоть до электро­ механических. Внутри самой логической схемы фронты дос­ таточно коротки, поскольку они соизмеримы с задержками, так как и источниками и приемниками сигналов являются элементы одной системы. Внешние же сигналы, проходят специальную обработку, которая описана в разделе 7-3.

1-9. Увеличение разветвления по входу и выходу

Если в логической схеме сигнал одного элемента нужно завести па входы других элементов, число которых превы­ шает нагрузочную способность элемента-передатчика, приме­

там оборудования или величине задержки зависит от пара­ метров конкретной системы элементов и требуемого числа входов. Полезно, начав работать с какой-либо конкретной системой элементов, оценить это, записать и в дальнейшем пользоваться, как готовым решением. То, что в варианте а мы имеем прямую функцию И, а в варианте б — инверсную И—НЕ, не должно смущать читателя, освоившего предыду-

23

щие разделы. Схему разветвления по ИЛИ читатель может теперь легко составить сам, используя принцип дуальности схем (соотношения де-Моргана).

1-10. Об упрощенных оценках функциональных схем

Важными характеристиками функционального узла, реа­ лизующего определенную логическую функцию, являются время отработки этой функции Т и объем оборудования Q. Существуют приемы, позволяющие направить процесс проек­ тирования функционального узла или по пути уменьшения Т, или по пути уменьшения Q. Чтобы изучить эти приемы как таковые, сначала имеет смысл абстрагироваться от ограни­ чений, которые реальные системы налагают на логические возможности своих элементов. Поэтому будем полагать, что применяемая система элементов имеет достаточные велйчины М, L, N, скажем, порядка 10. Случай, когда этой цифры явно не хватает, будем оговаривать особо. Изучив способы построения узлов при нежестких ограничениях, можно затем в процессе реального проектирования выбрать тот способ, который годится при наличии реальных ограничений. А пока отсутствие привязки к конкретной системе элементов и вве­ дение простых, но близких к действительности оценочных выражений для количества аппаратуры Q и времени за­ держки элементов Т позволит сравнить между собой сами принципы построения узлов.

24

Количество оборудования будем оценивать так. Если функциональный узел строится на элементах И—НЕ и И—ИЛИ—НЕ, то оборудование его будем оценивать как сумму числа выходов всех элементов И—НЕ и И—ИЛИ— НЕ, плюс общее число всех входов по И, плюс число всех входов по ИЛИ:

Q = 2 {в х И] + 2 [вх ИЛИ[ + 2[вы х].

Как уже говорилось, входы и выходы логических схем — это выводы корпуса, общее число которых в некотором масшта­ бе отражает количество оборудования, измеренное числом корпусов микросхем. Если используются только элементы И—НЕ, то оборудование будем оценивать как сумму всех входов и выходов элементов.

Рис. 12. Построение временной диаграммы логической схемы

Время задержки схем будем оценивать, используя полу­ сумму задержек положительного и отрицательного фронтов, причем будем считать, что внутри данной системы элементов все элементы И—НЕ имеют одинаковую задержку, незави­ симо от числа входов по И, подключенной нагрузки и т. д. Эту усредненную задержку элемента И—НЕ обозначим т. Положим, что задержка любого элемента И—ИЛИ—НЕ равна 1,5т.

Время срабатывания достаточно длинной цепочки логи­ ческих элементов определится в основном суммой средних задержек по уровню 0,5. Фронты играют некоторую роль лишь на входе и выходе цепочки, поэтому для иллюстрации и исследования работы логических схем мы будем строить их временные диаграммы упрощенно, показывая лишь за­ держки и не показывая фронты. Процесс построения вре­ менной диаграммы можно проследить на рис. 12. Предпола­ гается, что моменты появления входных сигналов а, Ь, с за­

25

даны. Требуется построить диаграмму переключения эле­ ментов схемы. Сначала определяем состояния элементов, на которые подаются только входные сигналы. В данном слу­ чае элемент 1 сначала находится в 1 и переключается в Г) через т н-с после поступления последней 1 на его вход (в данном случае после поступления сигнала а). Этот факт отображается тем, что от сигнала, непосредственно вызвав­ шего переключение элемента 1 (от сигнала а), мы проводим тонкую вертикальную линию до строки элемента 1 и затем горизонтальный участок со стрелкой вправо, символизирую­ щий задержку элемента 1 (т для И—НЕ, 1,5 т для И— ИЛИ—НЕ, или, если необходима большая точность, то вре­ мя задержки, приведенное в РТМ). В конце стрелки отобра­ жаем изменение состояния выхода элемента 1 (переключение его в 0), полагая, что длительность фронта равна 0. Теперь мы можем анализировать состояние элемента 2, поскольку все его входы определились и т. д., последовательно строится вся диаграмма.

Подобные диаграммы — удобное и сильное средство ана­ лиза работы логических схем. Легко заметными становятся параллельные пути распространения сигнала. Изменяя вре­ мя задержки отдельных элементов, можно исследовать схему па возможность появления гонок. Быстрое чтение и особенно построение диаграмм требует тренировки. Рекомендуем чи­ тателю самостоятельно построить диаграмму работы схемы рис. 12, изменив моменты поступления входных сигналов (на­ пример, переставив буквы). Сигнал на выходе изменился? Временные диаграммы сложных схем строят с помощью ЦВМ, используя соответствующие программы. Эти вопросы изучаются в курсе цифрового моделирования.

Предложенная система оценок времени и оборудования удовлетворительно работает во многих современных систе­ мах элементов. Если в системе читателя она работает плохо, он может подкорректировать ее или использовать любую другую систему оценок. Нужно лишь помнить, что это не точ­ ный подсчет, а оценки. Они позволяют уверенно говорить о том, какой вариант схемы лучше только, если полученные величины Т и Q отличаются не менее, чем, скажем, на 20— 30 %• Если варианты схем различаются по Т и Q менее, чем на 20—30%, то с точки зрения этого метода такие схемы не­ различимы. Они обе заслуживают того, чтобы их более точно построили в заданной системе элементов и более точно про­ считали уже по РТМ. Удобство и польза оценок заключаются

26

в том, что лишь небольшая доля всего множества вариантов, из которых нам надо выбирать решение, потребует выполне­ ния второго приближения. Большинство вариантов будут от­ вергнуты на основе простых оценок.

Г л а в а 2

ТРИГГЕРЫ

2.1. Типы триггеров

Триггером будем называть логическую схему с положи­ тельной обратной связью, имеющую два устойчивых состоя­ ния, которые принято называть «единичным» и «нулевым». Состояние триггера можно определить по уровню напряже­ ния на его выходе.

Простейший триггер, состоящий из двух, включенных кольцом элементов с инверсным выходом, имеет 2 входа R и 5, которые устанавливают триггер соответственно в 0 и 1 со­

сигналами другого /^S-триггера, работающего в паре с дан­ ным, можно получать более сложные бистабильные схемы. В настоящее время /^S-триггеры с наиболее употребитель­ ными вариантами входной логики можно изготавливать в од­ ном кристалле методами интегральной технологии. Кристалл целиком заключается в корпус, входная логика становится неотделимой от своего /^S-триггера, и триггером называют уже всю сложную схему. В этих случаях, чтобы различать тип входной логики, к слову «триггер» добавляют одну или несколько букв. Так образовано название /^S-триггера — триггер, имеющий R- и S-входы. В отличие от него у D-триг­ гера информационный вход лишь один.. Триггер устанавли­ вается в 1 при сигнале на входе D, равном 1, и в jO при D—0.

дого Г-сигнала меняет свое состояние на противоположное в соответствии с табл. 2. /^ST-триггер имеет входы R-, S- и Т- типа. Пока будем считать, что сигналы R, S и Т можно пода­ вать только по одному, в противном случае реакция схемы

27

будет не определена. Позже мы познакомимся с триггерами, допускающими подачу, и сразу двух сигналов.

Если R-, S- или Г-входы заведены через вентили, на ко­ торые подаются периодические синхронизирующие сигналы С, то триггер называется синхронным. Синхронный триггер реагирует на входной сигнал только при совпадении его с сигналом С. Асинхронный триггер, не имеющий входов для подачи синхросигналов, реагирует на R-, S- или Г-сигналы в любое время. D-триггеры бывают только синхронные.

Для изучения принципов построения функциональных уз­ лов нам достаточно будет перечисленных типов триггеров. Большее число типов триггеров и более подробное их опи­ сание приведены в (Л. 1].

2-2. ^S-триггеры

Это триггеры, которые имеют только R- и S-входы (триг­ геры с раздельными входами). Наиболее очевидная струк­ тура и ее изображение на логических схемах показана на рис. 13.

28

На рис. l3,e приведена идеализированная временная диа­ грамма переключения триггера. Обратите внимание на то, что входной сигнал действует лишь на один элемент триг­ гера, а он, переключившись, переключает другой элемент. Оба элемента переключаются последовательно, а не одно­ временно, что иногда молчаливо предполагают, проектируя

б)

г)

Рис. 13. R S -триггер на элементах ИЛИ—НЕ: а — функциональная схема; б — условное обозначение; в — временная диаграмма без учета фронтов; г — временная диаграмма с учетом фронтов

сложные логические схемы. Существует отрезок времени, когда оба выхода триггера — «прямой» и «инверсный» — на­

ходятся в одном состоянии, т. е. вых. прямой ф вых. инверс­

ный. Значит, логическая схема, управляемая триггером, должна быть построена так, чтобы «перекрытие» выходов триггера не вызывало ее сбоев (так называемая «проблема риска» в теории цифровых автоматов). Как это можно сде­ лать, будет видно из следующих разделов.

Цепочка распространения сигналов в триггере короткая, она имеет глубину всего 2, а выходной сигнал в качестве ОС подается на вход схемы. Поэтому тот факт, что фронты имеют конечную длительность, может повлиять на работу триггера. На рис. 13,г показан процесс переключения триг-

29