Добавил:
Upload Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:

elteh / L10

.doc
Скачиваний:
49
Добавлен:
11.02.2015
Размер:
196.61 Кб
Скачать

ПОСЛЕДОВАТЕЛЬНОСТНЫЕ УСТРОЙСТВА

Структура и описание последовательностных устройств

В классических алгоритмах цифровой обработки выходные сигналы преобразователей определяются не только значениями входных величин на данном интервале, но и на конечном числе предшествующих интервалов. Последовательность предшествующих состояний преобразователя (рис.7.1) фиксируется и хранится в совокупности элементов памяти (запоминающем устройстве).

Рис.7.1. Структура последовательностного устройства

Цифровой преобразователь, обладающий свойством памяти, называют последовательностным цифровым устройством (ПЦУ). Функционирование ПЦУ описывают с помощью уравнений состояния конечного автомата c памятью, представленные в виде логических соотношений двух типов:

  • зависимости выходных величин yq от входных xr и переменных состояния zk в такте n, называемой функцией выходов

,

  • зависимости переменных состояния в (n+1) такте от величин в такте n, называемой функцией переходов

Первый тип уравнений описывает формирование сигналов комбинационным устройством, второй характеризует состояние элементов памяти. Классификационным признаком последовательностных устройств служит наличие запоминающих элементов памяти (ЭП), включенных в цепь обратной связи (ОС) и задерживающих сигналы на один такт обработки. В ряде устройств цепи ОС не содержат специальных запоминающих элементов, а запаздывание сигналов обратной связи осуществляется за счет их задержки распространения в элементах.

Переменные z характеризуют внутреннее состояние системы и определяют общее число возможных состояний КЦУ. При наличии k запоминающих ячеек число состояний устройства Nz = 2k.

Наряду с формульным используют другие способы представления последовательностных устройств: 1)табличный, т. е. задание значений логических функций в виде таблицы состояний, объединяющей таблицы выходов и переходов; 2) граф автомата или микропрограммы его работы.

Алгоритм работы ПЦУ в соответствии со структурной схемой и описанием осуществляется следующим образом: в начальный момент t = 0 состояние системы характеризуется набором внутренних zk(0) и выходных yq(0) переменных; затем через одинаковые интервалы времени (в моменты t =T, 2T,....nT) последовательно на вход поступают сигналы xr(kT), которые изменяют выходные сигналы yq (kT) и переменные состояния zk(kT).

Способ переключения состояния позволяет выделить ПЦУ:

  • асинхронные (нетактируемые), в которых переключение происходит непосредственно при поступлении информационных сигналов,

  • синхронные (тактируемые), в которых запись информации осуществляется только при подаче синхронизирующего сигнала c (clock).

Статические характеристики последовательностных устройств подобны входным, проходным, выходным характеристикам цифровых ИС и описываются аналогичными типовыми параметрами. Одним из важных параметров последовательностного устройства служит число внутренних переменных z, определяющих количество запоминающих элементов.

Классификацию последовательностных устройств проводят по различным признакам, причем наиболее распространенным является их разделение по назначению: триггерные системы (триггеры), регистры, счетчики и т.п.

Синтез последовательностных устройств заключается в выборе вида запоминающего элемента (как правило, используется RS-триггер с установочными входами) и синтезе комбинационной части посредством совместного решения уравнений, заданных функциями выходов и переходов.

Исходными данными для логического синтеза ПЦУ являются:

  1. описание алгоритма его функционирования,

  2. библиотека логических элементов и запоминающих ячеек,

  3. требования к электрическим параметрам.

В проектировании ПЦУ можно выделить ряд этапов:

  • блочный синтез, представляющий собой декомпозицию алгоритмического описания на ряд фрагментов (блоков),

  • переход к структурному описанию,

  • поразрядное разбиение, т.е. разделение многоразрядной структуры на одноразрядные ячейки;

  • формулировка выходов и возбуждения элементов памяти, т.е. выбор типа триггеров и запись уравнений через входные, выходные и внутренние переменные;

  • построение матрицы переходов и выходов;

  • минимизация числа внутренних состояний;

  • реализация ЗУ, т.е. выбор типа памяти и управляющих устройств;

  • кодирование внутренних состояний.

Распространенными типичными последовательностными устройствами являются счетчики, регистры и генераторы заданных последовательностей импульсов. Обычно их проектируют на базе типовых триггерных систем, содержащих RS триггеры с установочными входами и комбинационную схему, обеспечивающую заданную логическую функцию.

Триггерные системы (триггеры).

Триггерные системы, обычно называемые различного типа триггерами, состоят из одной или нескольких триггерных ячеек, объединенных посредством комбинационных схем (КС). Триггерная ячейка, базирующаяся на элементе памяти имеет единственную внутреннюю переменную z = Q, принимающую два возможных значения (0; 1). Выходная величина совпадает с переменной состояния y = Q и, как правило, триггер имеет два взаимно дополняющих выхода (прямой и инверсный ).

Входные управляющие сигналы разделяют по выполняемой ими роли: информационные (логические); подготовительные (разрешающие); исполнительные (командные).

Тип триггера определяется его логическим уравнением, получаемым из таблицы состояний, которая содержит значения выходного сигнала в (n+1) такте в зависимости от информационных сигналов X (n) и предшествующего состояния . Для обозначения типа триггера используют наименования информационных входов (RS, JK, T, D).

С использованием различных КС можно построить значительное число разновидностей триггерных систем. Общее количество различных триггеров с p входами можно рассчитать по формуле m=52p, т.е. число одновходовых триггеров m1 = 25, двухвходовых m2 = 625 (большая часть из них на практике не используется). Наиболее распространены в ЦВУ модификации тактируемых RST триггеров, универсальных JK триггеров, D - триггеров задержки и Т триггеров со счетным входом.

Одноступечатая триггерная ячейка имеет в качестве элемента памяти RS- триггер, охваченный через комбинационную схему (КС) обратной связью (рис.7.2).

Рис.7.2. Общая структура триггера

Разработано и используется множество потенциальных триггеров, которые отличаются: 1) выполняемой функцией, 2) аппаратными затратами, 3) быстродействием, 4) функциональной надежностью. Для удобства пользователя триггеры классифицируют по следующим признакам:

  • реализуемой функции (универсальные JK, задержки D, счетные T ),

  • способу управления (асинхронные, синхронные), при этом синхронизируемые могут переключаться уровнем, фронтом или срезом тактового синхросигнала,

  • числу информационных входов (не включающих вход тактирующего сигнала или синхроимпульса),

  • числу тактов управления, разделяющих операции выполнения логической функции и запоминание информации (однотактные, двухтактные).

Параметры триггера (уровни напряжений и токов единичного и нулевого уровней, коэффициент объединения по входу, коэффициент разветвления по выходу, потребляемая мощность) совпадают с параметрами логических элементов, входящих в его схему. К характерным параметрам триггеров относят: 1) число однотипных ЛЭ в реализации (аппаратные затраты), 2) время переключения или максимальная частота переключений, 3) требования к синхроимпульсу (уровню, длительности, фронтам).

Базовым при построении различных триггеров служит асинхронный RS-триггер, функционирование которого характеризует полученная по таблице состояний (табл.5.2), логическая формула

,

причем запрещенные состояния приняты единичными. Преобразование приводит логическую формулу виду . При анализе работы удобно использовать сокращенную таблицу состояний (табл.7.1).

Таблица 7.1. Сокращенная таблица переходов RS триггера

Rn

Sn

Q n+1

Режимы

0

0

Q n

хранения

0

1

1

установка

1

0

0

сброс

1

1

н/о

запрещенные

Переключение асинхронного триггера (установка или сброс) начинается непосредственно в момент поступления соответствующего сигнала на информационные входы, и уровень выходного сигнала устанавливается спустя интервал времени tпер. Таким образом, на выходе некоторое время существует ложный сигнал, который может накапливаться в цепочке триггеров и приводить к логическим ошибкам функционирования устройства.

Другим недостатком асинхронного триггера является низкая помехоустойчивость, обусловленная его срабатыванием в произвольный момент времени при изменении уровня напряжений на информационных входах, в том числе за счет помехи.

Для исключения ложного срабатывания применяют временное “стробирование”, т. е. переключение после завершения переходных процессов только во время действия разрешающего (стробирующего) импульса, который задает такт работы устройства и обеспечивает синхронное (одновременное) переключение всех триггеров, называемых синхронными. Синхронизация работы триггеров повышает их помехоустойчивость, т.к. информационные входы являются активными только во время действия коротких синхроимпульсов.

Синхронный RS триггер (RST) состоит из базового асинхронного триггера и комбинационной схемы из двух логических элементов И (рис.7.3,а).

а)

в)

Рис. 7.3. Структура синхронного RS триггера (а), форма синхроимпульса (б) и обозначения синхронизации: уровнем (в), фронтом (г), спадом (д)

Сигналы на информационных входах устанавливаются до подачи синхроимпульса. При любых наборах информационных сигналов R, S и нулевом уровне синхросигнала с = 0 непосредственно на входах элемента памяти (асинхронного RS триггера) имеем Ri = 0; Si = 0 и триггер находится в режиме хранения (табл.7.2). Если с = 1, то триггер функционирует как базовый асинхронный RS –триггер.

Таблица 7.2. Состояния и переходы синхронного RS триггера

с

R n

S n

Q n+1

Режимы

0

Любые

Q n

хранения

1

Повторяет таблицу состояний асинхронного RS -триггера

Триггер со статическим управлением срабатывает при достижении тактирующего сигнала уровня переключения Uп логических элементов (рис.7.3,б). Информационные входы триггера со статическим управлением (рис.7.3,в) имеют активное состояние в течение интервала времени tc при наличии высокого уровня тактирующего сигнала.

Структуры регистровых и пересчетных схем строят на основе однотипных триггерных ячеек с использованием тактируемых триггеров со статическим или динамическим управлением и двухступенчатых триггеров, в которых разделены во времени процессы записи и выдачи данных.

Триггеры с динамическим управлением КС построена так, что обеспечивает их переключение только в моменты перехода уровней (U 0,1 и U 1,0) тактирующего импульса. Используют триггеры с переключением в период действия фронта, т.е. перехода напряжения от U0 к U1 (рис.7.3,г) или спада (переход от U1 к U0 или спада (рис.7.3,д) синхроимпульса.

В цифровых системах широко распространены триггеры задержки с одним информационным входом. В D - триггере (Delay - задержка) сигнал Q n+1 на выходе совпадает с входным сигналом предшествующего интервала (табл.7.3)., т. е. устройство осуществляет задержку (запоминание) двоичного разряда на заданный интервал tD, определяемый положением тактирующего импульса.

Таблица 7.3. Состояния D - триггера

Dn

Qn+1

0

0

1

1

Тактируемый D – триггер можно получить на основе синхронного RS триггера (RSТ), если сигнал D подать на его установочный вход S и через инвертор на вход сброса R (рис.7.4,а).

Рис.7.4. Структура D – триггера (а), временные диаграммы (б) и обозначение (в)

Если в такте n состояние входа D изменилось с U 0 на U 1 (рис.7.4,б), то до прихода синхроимпульса на выходе сохраняется предшествующее состояние Q n = 0, т. к. информационные входы RSТ не активизированы. Выходной сигнал изменится с приходом синхроимпульса, т. е. с задержкой tD и сохранится в n+1 такте.

Схему на D - триггерах, позволяющую фиксировать комбинацию двоичных разрядов и хранить ее после изменения входных сигналов, носит называние защелки (latch). В стандартных ИМС D - триггеров (рис.7.4,в) обычно предусмотрены установочные входы для предварительной установки всех ячеек в нулевое или единичное состояние. Нашли применение также триггеры задержки с динамическим управлением, которые изменяют свое состояние по перепаду уровня синхроимпульса.

В одноступенчатых триггерах записываемая информация появляется на выходе с задержкой, зависящей от переходных процессов во всей цепи прохождения сигнала. Для правильного функционирования ряда цифровых устройств (например, запоминающих) требуется получение (чтение) информации в строго определенные моменты времени.

Двухступенчатый триггер, базирующийся на двух элементах памяти, служит для разделения процессов записи и воспроизведения информации. Запись информации в первую ступень, т.е. ведущий (Master) триггер производят в первом такте по синхроимпульсу с1, а во второй ведомый элемент (Slave) – в следующем такте по задержанному во времени синхроимпульсу с2 (двухступенчатые триггеры называют также двухтактными). Структурную схему триггера с двухтактным управлением можно реализовать реализуют как каскадное соединение тактируемых RS триггеров, причем на первый сигнал синхронизации поступает непосредственно, а на второй через инвертор (рис.7.5,а).

Рис. 7.5. Двухступенчатый триггер (а) и его обозначение (б)

В приведенной структуре разрешение записи в первую ступень осуществляет высокий уровень синхроимпульса с, а запись во вторую осуществляется после окончания синхроимпульса, т.е. по его срезу.

До прихода тактового импульса (с = 0) входы ведущего триггера Т(М) не активизированы и он находится в режиме хранения информации (Q1 n+1 = Q1 n), которая поступает на открытые входы ведомого вследствие . С приходом тактового импульса (с = 1) входы ведущего триггера открываются и имеющаяся на его входах информация заносится в запоминающий элемент. Входы ведомого триггера в это время блокированы сигналом низкого уровня на его входе синхронизации. С прекращением тактового импульса запираются входы ведущего триггера и активизируются входы ведомого. В его запоминающую ячейку переносится информация, зафиксированная ведущим триггером, т.е. реализуется принцип разделения во времени процессов записи и хранения информации.

Функциональное назначение триггера определяет структура его первой ступени. Двухступенчатость триггера нашла отражение в обозначении в виде двух букв ТТ (рис.7.5,б).

Наиболее универсальным из всех типов триггеров является JK- триггер, структура которого может быть реализована на основе двухступенчатого RS триггера с использованием комбинационной схемы, осуществляющей обратную связь с его выходов на входы (рис.7.6,а).

Рис.7.6. Структура JK триггера (а) и его обозначение (б)

Включение элементов ИЛИ в цепи обратной связи позволило организовать входы J (Jump переброс) и K (Keepудержание), а также устранить неопределенность в состояниях базового RS триггера. При поступлении на вход комбинации J =1, K =1 на его выходе устанавливается состояние противоположное предшествующему (табл.7.4).

Таблица 7.4. Состояния универсального JK- триггера

Jn

Kn

Qn+1

0

0

Qn

0

1

0

1

0

1

1

1

Qn

В соответствии с таблицей состояний функционирование JK – триггер описывает логическая формула . Для расширения возможностей построения схем на ИМС JK – триггеров (рис.7.6,б) в нем предусмотрены установочные входы и дополнительные элементы на входе (схемы И, ИЛИ).

В пересчетных устройствах применяют триггеры со счетным входом (Т - триггер), которые изменяют свое состояние на противоположное при поступлении на вход Т единичного сигнала (табл.7.5).

Таблица 7.5. Состояния счетного триггера

Tn

Qn

Qn+1

0

0

0

1

0

1

0

1

1

1

1

0

В соответствии с таблицей состояний имеем логическую формулу , сопоставление которой с формулой JK –триггера показывает, что счетный триггер просто реализовать на основе универсального триггера (рис.7.7,а), на информационные входы которого поданы единичные сигналы.

Рис.7.7. Реализация счетного триггера (а) и его временные диаграммы (б)

Изменение состояния Т - триггера происходит при переходе входного сигнала с нулевого на единичный уровень (рис.7.7,б), т.е. по его фронту.

Промышленностью выпускаются триггеры JK, RS и Т в виде завершенных ИМС, содержащих два или четыре прибора с дополнительными входами и комбинационными схемами И, ИЛИ в одном корпусе. Многие ИМС комбинационных устройств (мультиплексоров, преобразователей кодов, сумматоров) на кристалле имеют триггеры для возможности хранения промежуточных результатов.

Соседние файлы в папке elteh