На выход может быть передан как комбинаторный, так и регистровый выход логического элемента. В одном логическом элементе могут быть реализованы одновременно независимые комбинаторная и регистровая функции (см. мультиплексор “Выбор режима упаковки регистров”).

Вданном семействе логический элемент также имеет специальный режим работы, в котором он реализует один разряд двоичного сумматора с цепочным переносом в следующий логический элемент (на рисунке не показан).

Всовременных ПЛИС часто также имеются вспомогательные модули:

•модули оперативной памяти (статическое ОЗУ);

•аппаратно реализованные умножители;

•модули поддержки высокоскоростных интерфейсов приема-передачи данных

(RapidIO, PCI Express и т.д);

•модули формирования тактовых импульсов на основе ФАПЧ.

При разработке проектов на языках описания аппаратного состава большая часть этих модулей настраивается и задействуется через вызов библиотечных функций, входящих в состав библиотек САПР ПЛИС. Исключением, пожалуй, является операция умножения, которая может быть преобразована большинством синтезаторов в задействование блоков аппаратных умножителей.

1.4.Пример реализации модуля на Verilog

Разберем в качестве примера файл dec.v. Модуль реализует модель железнодорожного семафора (рис. 6). Проходу поезда соответствует вход clr с активным низким уровнем. В момент прохода поезда загорается красный свет (состояние 0), далее по мере поступления тактовых импульсов на вход clk происходит смена состояний семафора в следующем порядке: желтый (состояние 1), желтый и зеленый (состояние 2), зеленый (состояние 3). По достижении состояния 3 семафор остается в нем до следующего прохода поезда.

Строка 1.

Объявление модуля. Имя модуля - dec. Если это модуль верхнего уровня, имя должно соответствовать имени файла. Также в объявлении определены имена входных и выходных портов модуля.

Строки 4-6

Объявление входных и выходных портов. Определяет входы (input) и выходы (output) модуля для перечисленных в строке 1 имен портов. Входы и выходы могут быть как одноразрядными: clk, clr, red, green, yellow, так и многоразрядными (шинами): сontr[1:0]. В объявлении шины индексы в квадратных скобках определяют диапазон индексов проводников, входящих в шину. Одновременно может быть определен тип выхода, в данном случае регистр (reg), по умолчанию, если тип не указан – проводник

(wire).

Строка 9

Начало процедурного блока always, описывающего регистровую логику. При возникновении события, определенного в списке чувствительности @(…), однократно выполняются операторы процедурного блока. Если процедурный блок содержит более одного оператора, для их объединения используется блок begin…end.

В данном случае в списке чувствительности учитываются только сигналы clk и clr. При этом значение, которое формируется в регистре contr, от clk не зависит, а зависит от других узлов. Таким образом, clk – это вход синхронизации (тактового импульса), изменение которого приводит лишь к исполнению процедурного блока. Общепринято, что чувствительность к положительному/отрицательному фронту тактового импульса, определенная соответственно ключевыми словами posedge/negedge, ведет к синтезу триггеров, синхронизируемых по фронту.

Также в списке чувствительности указан сигнал асинхронного сброса clr, срабатывающий по отрицательному фронту. Читатель, знакомый с цифровой схемотехникой, заметит, что вход асинхронного сброса в триггерах активен не в момент фронта, а имеет активный низкий уровень (то есть, триггер сброшен и не реагирует на

тактовые импульсы, пока на входе асинхронного сброса установлен низкий уровень). Однако, такое описание является одной из особенностей применения языка Verilog – именно так принято описывать логику на основе синхронных триггеров с асинхронными управляющими сигналами.

Строка 11

Если сигнал clr находится в низком уровне (вне зависимости от того, что стало условием для выполнения процедурного блока – положительный фронт clk или отрицательный clr), в регистры contr записывается 0. Такое описание соответствует логике работы по уровню для асинхронного входа триггера.

Строка 12

Если сигнал clr находится в высоком уровне (неактивен), описываем логику работы счетчика. При срабатывании блока (а в данной ветви мы можем оказаться только при поступлении положительного фронта тактового импульса), содержимое регистра contr будет увеличено на 1, если оно еще не равно 3. В противном случае значение регистра не изменяется.Обратитевниманиенаиспользуемыйоператор неблокирующего присваивания <=. При описании регистровой логики рекомендуется использовать неблокирующие присваивания. Более подробное рассмотрение типов операторов присваивания и рекомендации по описанию комбинаторных и регистровых схем приведены в разделах

2.3.11 и 3.1.

Строка 16 Начало процедурного блока, описывающего комбинаторную логику. В отличие от

регистровой логики, в комбинаторной схеме значение на выходе может измениться при изменении любого входного сигнала. Это обозначается списком чувствительности @(*) и обычно используется при описании комбинаторных схем.

Строки 17-22 Оператор выбора, реализующий функцию дешифратора. Обратите внимание на то,

что узлы red, green, yellow имеют тип reg, несмотря на то, что регистрами сами не являются (очевидно, что оператор case в данном примере описывает комбинаторную логику без обратных связей). Аналогично строке 12 обратите внимание на используемые операторы блокирующего присваивания =. При описании комбинаторной логики рекомендуется использовать блокирующие присваивания. Более подробное рассмотрение типов операторов присваивания и рекомендации по описанию комбинаторных и регистровых схем приведены в разделах 2.3.11 и 3.1.

Строка 24

Модуль должен заканчиваться ключевым словом endmodule.