новая папка / 4006658

4006658-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006658A[]

ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION Изобретение относится к системе комбинаций захвата для электронного органа и обеспечивает ручное управление внутренней памятью для установления желаемых комбинаций остановок и для сохранения этих комбинаций до тех пор, пока они не потребуются. После одного считывания памяти стоповые вкладки, которые были сохранены для последовательного срабатывания на основе мультиплексирования с временным разделением. The invention relates to a capture combination system for an electronic organ, and affords manual control of an internal memory for establishing desired stop combinations and for storing these combinations until such time as they are called for. Upon one read-out of the memory the stop tabs which had been stored for sequentially operated on a time division multiplex basis. До сих пор были известны комбинированные системы для органов, в том числе те, в которых используется электронная память и методы мультиплексирования с временным разделением. Обычно в таких системах с каждым подразделением или клавиатурой органа связано несколько поршней и несколько стопорных язычков, и некоторые из поршней (генералов) способны считывать и вызывать все стопорные язычки органа. Поршни обычно группируются по категориям в соответствии с их возможностями управления. Разделительные поршни, например, связаны с соответствующим отделением и обеспечивают управление только теми стопорными выступами, которые связаны с этим отделением. Вкладки остановки разделения обычно сгруппированы в соседних позициях, по одной группе на каждое деление. Кроме того, предусмотрены общие поршни для управления комбинацией всех упоров в органе одновременно, независимо от отношения этих групп или этих упоров к конкретным отделам органа. Требуется, чтобы общие поршни никоим образом не ограничивали выбор разделительных поршней или разделительных упоров и наоборот. Combination systems for organs have been heretofore known, including those which utilize electronic memories and time division multiplex techniques. Typically in such systems a number of pistons and a number of stop tabs are associated with each division or keyboard of the organ and certain of the pistons (generals) are capable of reading in and recalling all the stop tabs of the organ. Pistons are generally grouped in categories according to their control capabilities. Divisional pistons, for example, are associated with a corresponding division and provide for control of only those stop tabs which are associated with that division. Divisional stop tabs are generally grouped in adjacent positions, there being one group for each division. In addition general pistons are provided for control of a combination of all the stops in the organ simultaneously, regardless of the relationship of those groups or those stops to specific divisions of the organ. It is required that the general pistons in no way restrict selection of the divisional pistons or divisional stops and vice versa. Для комбинированных остановок типа мультиплексирования требуется память, в которой может храниться информация о вкладке остановок и из которой эта информация может быть считана при необходимости. В данном случае память полностью находится внутри органа и принимает форму множества электронных сдвиговых регистров. Система захвата и комбинирования позволяет органисту записывать информацию в память с помощью простых средств управления, при этом информация состоит из тех групп пауз для отдела или для всего органа, которые органист на своем опыте обнаружил для получения приятных комбинаций тонов. . В отсутствие действия комбинированной остановки органисту пришлось бы выбирать набор вкладок вручную, а это трудоемкая операция, приводящая к неточностям из-за скорости, с которой должна выполняться операция выбора, а также из-за того, что необходимо сильно полагаться на нее. на память органисту. Системы предшествующего уровня техники предусматривали мультиплексирование положений поршня, поскольку в церковном органе может быть приблизительно 25 таких поршней, а также обеспечивали мультиплексирование информации о положении табуляции. Combination stops of the multiplexing type require a memory into which stop tab information may be stored and from which the information may be read when required. In the present case, the memory is totally internal of the organ and takes the form of a plurality of electronic shift registers. A capture and combination system permits the organist to set information into the memory by means of simply operated controls, information being constituted of those groups of stops for a division or for the entire organ which the organist has found by experience to provide pleasing combinations of tones. Absent a combination stop action the organist would be required to select the set of tabs by hand, and this is a time consuming operation, lending itself to inaccuracy because of the speed with which the selection operation must be carried out and also because great reliance must be placed upon the memory of the organist. Prior art systems have provided for multiplexing piston positions, since there may be approximately 25 such pistons in a church organ, and also provide for multiplexing the tab position information. В одной системе, известной заявителю, вся доступная информация, т. е. положения поршня и положения стопорного язычка, постоянно повторяется во время считывания памяти. В настоящем изобретении поршни не мультиплексированы, и операция считывания выполняется только один раз, в процессе считывания в память или из памяти требуемых позиций всех 128 имеющихся язычков. In one system known to applicant, all the information available i.e., piston positions and stop tab positions are continuously recycled during read-out of memory. In the present invention, pistons are not multiplexed and the read-out operation is carried out only once, in the process reading into memory or out of memory required positions of all 128 tabs which are present. СУЩНОСТЬ ИЗОБРЕТЕНИЯ SUMMARY OF THE INVENTION В настоящем изобретении используется память сдвиговых регистров, имеющая 12 256 битовых сдвиговых регистров, каждый из которых представляет два параллельных 128-битных сдвиговых регистра, мультиплексированных для получения 256 битов. 128 бит соответствует количеству стоп-меток, которые должны контролироваться в системе, а настройки стоп-таблиц представляют собой данные. Записывая последовательность данных в память только в одной фазе часов, .phi. 1, данные вводятся в нечетные разряды регистров сдвига. Эти данные могут быть разделены на выходе. Таким образом, к 256-битному регистру сдвига можно обращаться так же, как к 128-битному регистру сдвига. Таким образом, память состоит из 12 каналов, каждый из которых имеет две ячейки памяти, или всего 24 ячейки памяти. Одна ячейка используется для хранения эталонного бита, по которому система может быть синхронизирована. Остальные 23 ячейки доступны для хранения данных. The present invention employs a shift register memory having 12 256 bit shift registers each representing two parallel 128 bit shift registers, multiplexed to obtain 256 bits. 128 bits equals the number of stop tabs which are to be controlled in the system, and the settings of the stop tabs constitute data. By writing a sequence of data into memories only in one phase of the clock, .phi. 1, the data is entered into the odd bit locations of the shift registers. This data can be separated at the output. Therefore, a 256 bit shift register can be addressed as if it were a 128 bit shift register. The memory then consists of 12 channels, each having two memory cells, or a total of 24 memory cells. One cell is used to store a reference bit from which the system can be synchronized. The remaining 23 cells are available for data storage. Система работает от 60 Гц. частоты сети, в частности, используя линейный ток 60 циклов для считывания стопорных лепестков, операция, которая требует включения катушек, приводящих в действие язычки. В соответствии с системой катушки управляются от линии 60 циклов в последовательных группах через сильноточный драйвер, а вкладки каждой группы последовательно с помощью общего набора слаботочных драйверов, которые могут управлять либо катушкой установки, либо катушкой сброса. . Сильноточные драйверы работают от линейного тока с частотой 60 циклов, который также используется для обеспечения тактового сигнала для трехбитного счетчика. Выход часов декодируется в восьмифазную последовательность сканирования Y1-Y8, которая затем используется в качестве основного компонента для мультиплексирования. Высокочастотные часы, работающие на частоте 400 кГц. также предоставляется. Эти часы работают с 7-битным счетчиком, первые 4 бита которого декодируются в шестнадцать последовательных импульсов, обозначаемых как D1-D16, а последние три бита декодируются в восемь последовательных импульсов, обозначаемых как X1-X8. Каждый импульс, X1, X2. . . , включает импульсы с D1 по D16, так что комбинация X и D определяет 128 последовательных временных интервалов. The system operates from 60 Hz. line frequency, particularly employing 60 cycle line current in read-out of the stop tabs, an operation which requires energization of tab actuating coils. According to the system the coils are operated from the 60 cycle line in sequenced groups via a high current driver and the tabs of each group are sequenced by means of a common set of low current drivers which may operate either a set coil or a reset coil. The high current drivers operate from 60 cycle line current which is also used to provide a clock for a three bit counter. The output of the clock is decoded into an eight phase scanning sequence Y1 -Y8 which is then used as a basic component for multiplexing. A high frequency clock operating at 400 KHz. is also provided. This clock operates a 7 bit counter, the first 4 bits of which are decoded into sixteen sequential pulses, identified as D1 - D16, and the last three bits of which are decoded into eight sequential pulses, identified as X1 - X8. Each pulse, X1, X2 . . . , includes pulses D1 through D16, so that the combination of X and D defines 128 sequential time slots. 128 последовательных временных интервалов распределены по группам вкладок остановки по подразделениям и в целом. 7-битный счетчик декодируется на пять последовательных импульсов деления с помощью декодера, который программируется внутри органа с помощью перемычек. Каждый из этих импульсов определяет деление. Пять последовательных импульсов не обязательно включают в себя все 128 временных интервалов. Поэтому оставшиеся временные интервалы, не включенные в пять дивизий, зарезервированы только для генералов. Таким образом, есть пять последовательных временных интервалов, по одному для каждой из пяти дивизий и шестой только для генералов. The 128 sequential time slots are allocated to the stop tab groupings by divisions and as generals. The 7 bit counter is decoded into five sequential divisional pulses, by means of a decoder which is programmable internally of the organ by means of jumper wires. Each of these pulses defines a division. The five sequential pulses do not necessarily include all 128 time slots. Therefore, the remaining time slots which are not included in the five divisions are reserved for generals only. Thus there are five sequential time slots, one for each of five divisions and the sixth for generals only. Выход счетчика 60 циклов представляет собой восемь битов, обозначенных как Y1 - Y8. Импульсы Y1-Y8 и X1-X8 объединяются в вентиль и/или инвертирующий вентиль, что дает XY = (X1Y1 + X2Y2 + X3Y3 + X4Y4 + X5Y5 + X6Y6 + X7Y7 + X8Y8). При использовании XY в качестве строба для различных логических функций несинхронные 60-тактные и 400-килогерцовые импульсы становятся совместимыми. The output of the 60 cycle counter represents eight bits identified as Y1 - Y8. The Y1-Y8 and the X1-X8 pulses are combined in an and/or invert gate, yielding XY = (X1Y1 + X2Y2 + X3Y3 + X4Y4 + X5Y5 + X6Y6 + X7Y7 + X8Y8). By using XY as a strobe for different logic functions the non-synchronous 60 cycle and 400 kilocycle pulses become compatible. Переключатели вкладок сканируются временной последовательностью от Y1 до Y8. В течение Y1 16 вкладок сканируются мультиплексором из 16 строк в 1 строку во временной последовательности, соответствующей D1-D16. Мультиплексор стробируется с помощью XY. Таким образом, в течение Y1 (импульс относительно длинного периода) сканируется 16 вкладок в X1. Точно так же сканируются еще 16 вкладок в X2 во время Y2, X3 во время Y3 и т. д. Таким образом, выходной файл данных сканирует все 128-битные позиции с X1, D1 по X8, D16 во временной последовательности. The tab switches are scanned by time sequence Y1 through Y8. During Y1 16 tabs are scanned by a sixteen line to 1 line multiplexer in time sequence corresponding to D1 through D16. The multiplexer is strobed with XY. Therefore, during Y1 (a relatively long period pulse) 16 tabs are scanned in X1. Similarly, 16 more tabs are scanned in X2 during Y2, X3 during Y3, etc. The output data file therefore scans all 128 bit positions X1, D1 through X8, D16 in time sequence. Во время нормального режима ожидания с включенной системой сдвиговый регистр является единственной логикой, которая может работать, кроме управления режимом и часов, работающих с субнормальной скоростью. Сдвиговый регистр постоянно перезапускается с этой скоростью, и управление режимами готово принять сигнал для работы в ответ на приведение в действие поршня, с одновременным действием установленного поршня или без него. Часы и сдвиговый регистр питаются от батареи в режиме ожидания и остаются активными, когда система выключена. При работе поршня управления и поршня установки для считывания информации в регистры или только поршня управления для считывания информации из регистров включаются источники питания выпрямителя и все элементы системы становятся работоспособными. During normal standby with the system on, the shift register is the only logic operable other than a mode control, and a clock operating at sub-normal rate. The shift register is being recycled continuously at that rate, and the mode control is ready to accept a signal to operate in response to actuation of a piston, with or without concurrent operation of a set piston. The clock and the shift register are powered by a battery during standby operation, and remain active when the system is turned off. Upon operation of a control piston and set piston, in order to read information into the registers, or a control piston alone to read information out of the registers, rectifier power supplies are turned on and all the components of the system become operative. Когда приводится в действие управляющий поршень, приводится в действие пара защелок, каждая из которых представляет собой память в том смысле, что она остается включенной до тех пор, пока не будет завершена последовательность операций. Пара защелок состоит из защелки управления временным интервалом и защелки управления памятью. Сигнал SS, поступающий от защелки, запускает управление режимом в свой рабочий цикл. Сначала два источника питания включаются в соответствующей последовательности, чтобы избежать кратковременного неправильного занесения данных в память. Во-вторых, включается управление синхронизацией счетчика, производя синхроимпульс из эталонной ячейки памяти, которая теперь стробируется на 400 кГц. счетчик и декодер для синхронизации сканирования стоп-меток с данными, ранее хранившимися в памяти и рециркулирующими с низкой скоростью. В-третьих, если установленный поршень удерживается нажатым, данные записываются в память, а если установленный поршень не удерживается нажатым, данные считываются из памяти за один цикл чтения, включающий 128 вкладок. В-четвертых, два источника питания выключаются в соответствующей последовательности, чтобы избежать кратковременного неправильного занесения данных в память или временного неправильного считывания данных из памяти. When a control piston is operated, a pair of latches is operated, eachlatch representing a memory in the sense that it stays on until a sequence of operations is completed. The pair of latches consists of a time slot control latch and a memory control latch. A signal SS deriving from the latch triggers the mode control into its operate cycle. First, two power supplies are turned on in the appropriate sequence to avoid transient misfiling of data into memory. Second, the counter sync control is enabled, producing a sync pulse from a reference memory cell, which is now gated to the 400 KHz. counter and decoder to synchronize the scanning of the stop tabs to the data previously stored in memory and which had been recirculating at a slow rate. Thirdly, if a set piston is held depressed, data is written into the memory while if the set piston is not held depressed, data is read out of the memory, in one read cycle encompassing 128 tabs. Fourth, the two power supplies are turned off in appropriate sequence to avoid transient misfiling of data into memory, or transient misreading of data from the memory. Предположим, что одна защелка управления памятью и одна защелка управления временным интервалом были защелкнуты нажатием одного управляющего поршня. Если защелки соответствуют каналу памяти 3 и общей группе временных интервалов LG2, например, файл данных будет записан в 128-битные ячейки канала памяти 3, соответствующие фазе 2 часов, при этом каждый канал памяти будет иметь в общей сложности 256 бит, 128 бит, соответствующих каждой фазе тактового сигнала. Если защелки соответствуют каналу памяти 2 и группе временных интервалов разделения LD1, данные будут записаны в битовые ячейки LD1 канала памяти 2, соответствующие фазе 1 часов. LD1 — это количество временных интервалов, назначенных для подразделения 1 декодером временных интервалов с программируемым разделением. Другие управляющие поршни могут быть назначены каналу памяти 2, соответствующему фазе 1 часов в делениях LD2, LD3, LD4 и LD5, поскольку они не перекрываются во времени. Assume that one memory control latch and one time slot control latch had been latched in by the depression of one control piston. If the latches correspond to memory channel 3 and general time slot group LG2, for example, the data file will be written into the 128 bit locations of memory channel 3, corresponding to phase 2 of the clock, each memory channel having a total of 256 bits, 128 bits corresponding to each clock phase. If the latches correspond to memory channel 2, and division time slot group LD1, the data will be written into the LD1 bit locations of memory channel 2, corresponding to phase 1 of the clock. LD1 is the number of time slots assigned to division 1 by the programmable division time slot decoder. Other control pistons can be assigned to memory channel 2 corresponding to phase 1 of the clock in divisions LD2, LD3, LD4 and LD5 because they are non-overlapping in time. Канал памяти, используемый для делений, соответствующих фазе 1 часов, не может использоваться для общего LG1 в фазе 1. Он может и, как правило, будет использоваться для общего LG2 на этапе 2. Остальные защелки не используются для управления постоянным хранением и поэтому здесь не обсуждаются. Фаза 2 канала 1 зарезервирована для синхроимпульса счетчика, и по этой причине поршень не может использоваться для фиксации в канале 1 и LG2. Подводя итог, линия 60 устанавливает Y1 - Y8. 400 Гц. часы устанавливают 16 импульсов, D1 - D16 и 8 импульсов X1 - X8 = 3 бита от 7-битного счетчика, X1 = D1 - D16, X2 = D1 - D16 и т. д. 16 .раз. 8 = 128 = общее количество доступных временных интервалов. A memory channel used for divisions, corresponding to phase 1 of the clock, cannot be used for a general LG1 in phase 1. It can and generally will be used for a general LG2 in phase 2. The remaining latches are not used for permanent storage control and are therefore not discussed at this point. Phase 2 of channel 1 is reserved for the counter sync pulse, and for that reason no piston can be used to latch in channel 1 and LG2. To summarize, the 60 line sets up Y1 - Y8. A 400 Hz. clock sets up 16 pulses, D1 - D16, and 8 pulses X1 - X8 = 3 bits from a 7 bit counter, X1 = D1 - D16, X2 = D1 - D16, etc. 16 .times. 8 = 128 = total number of time slots available. Импульсы Y и X объединяются, чтобы сформировать XY = X1Y1 + X2Y2. . . X8Y8, которые действуют как стробирующие импульсы для логических функций и обеспечивают совместимость с частотами 60 и 400 Гц. импульсы. The Y and X pulses are combined to form XY = X1Y1 + X2Y2 . . . X8Y8, which act as strobe pulses for logic functions and render compatible the 60 and 400 Hz. pulses. В течение Y1 16 вкладок сканируются D1 - D16, стробируются XY. Таким образом, в X1 сканируется 16 вкладок. В течение Y2 сканируется еще 16 вкладок в X2 и т. д. Таким образом, сканирование идет -- в течение Y1 сканируется 16 вкладок в X1, в течение Y2 16 вкладок сканируется в X2 и т. д., пока не будет просканировано 128 вкладок. During Y1, 16 tabs are scanned by D1 - D16, strobed by XY. Therefore, 16 tabs are scanned in X1. During Y2 16 more tabs are scanned in X2 etc. Therefore, the scan goes -- during Y1 16 tabs are scanned in X1, during Y2 16 tabs are scanned in X2, etc., until 128 tabs are scanned. ПОДРОБНОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ DETAILED DESCRIPTION OF THE DRAWINGS ИНЖИР. 1 представляет собой блок-схему, показывающую поток сигналов в настоящем изобретении и общую организацию; FIG. 1 is a block diagram showing signal flow in the present invention and outlining the broad organization; ФИГ. 2А и 2В - блок-схема всей системы по фиг. 1, с ключом к логике и принципиальным схемам системы; FIGS. 2A and 2B is a block diagram of the complete system of FIG. 1, keyed to the logic and circuit diagrams of the system; ИНЖИР. 3 представляет собой логическую схему управления последовательностью режимов системы по фиг. 2А и 2В; FIG. 3 is a logic diagram of the mode sequence control of the system of FIGS. 2A and 2B; ИНЖИР. 4 представляет временную диаграмму для логики фиг. 3; FIG. 4 provides a timing diagram for the logic of FIG. 3; ИНЖИР. 5 представляет собой логическую схему 60 Гц. счетчик строк и декодер и вентиль совпадений в системе, показанной на фиг. 2А, 2Б; FIG. 5 is a logic diagram of a 60 Hz. line counter and decoder and a coincidence gate, in the system of FIGS. 2A, 2B; ИНЖИР. 6 представляет собой временную диаграмму для логики по фиг. 5; FIG. 6 is a timing diagram for the logic of FIG. 5; ИНЖИР. 7 представляет собой принципиальную схему сильноточного драйвера; FIG. 7 is a schematic circuit diagram of a high current driver; ИНЖИР. 8 представляет собой принципиальную схему катушки с выступом; FIG. 8 is a circuit diagram of a tab coil schematic; ИНЖИР. 9 представляет собой принципиальную схему слаботочного драйвера, используемого в системе, показанной на фиг. 2А, 2Б; FIG. 9 is a circuit diagram of a low current driver schematic, employed in the system of FIGS. 2A, 2B; ИНЖИР. 10 представляет собой временную диаграмму для токов, используемых в сильноточном драйвере по фиг. 7; FIG. 10 is a timing diagram for currents employed in the high current driver of FIG. 7; ИНЖИР. 11 представляет собой временную диаграмму для импульсов, используемых в слаботочном драйвере по фиг. 9; FIG. 11 is a timing diagram for pulses employed in the low current driver of FIG. 9; ИНЖИР. 12 представляет собой принципиальную схему системных часов, используемых в системе, показанной на фиг. 2А, 2Б; FIG. 12 is a circuit diagram of a system clock employed in the system of FIGS. 2A, 2B; ИНЖИР. 13 представляет собой временную диаграмму системных часов по фиг. 12; FIG. 13 is a timing diagram for the system clock of FIG. 12; ИНЖИР. 14 представляет собой логическую схему декодера временных интервалов, используемого в системе по фиг. 2А, 2Б; FIG. 14 is a logic diagram of a time slot decoder, employed in the system of FIGS. 2A, 2B; ИНЖИР. 15 представляет собой временную диаграмму для логической схемы по фиг. 14; FIG. 15 is a timing diagram for the logic diagram of FIG. 14; ИНЖИР. 16 представляет собой логическую схему управления памятью по фиг. 2А, 2Б; FIG. 16 is a logic diagram of a memory control of FIGS. 2A, 2B; ИНЖИР. 17 представляет собой принципиальную схему матрицы защелок в системе по фиг. 2А, 2Б; FIG. 17 is a schematic circuit diagram of a latch matrix, in the system of FIGS. 2A, 2B; ИНЖИР. 18 представляет собой логическую схему логики управления считыванием памяти в системе по фиг. 2А, 2Б; FIG. 18 is a logic diagram of memory read-out control logic, in the system of FIGS. 2A, 2B; ИНЖИР. 19 представляет собой принципиальную схему переключателей вкладок и мультиплексора переключателей вкладок в системе по фиг. 2А, 2Б; FIG. 19 is a schematic circuit diagram of tab switches and tab switch multiplexer, in the system of FIGS. 2A, 2B; ИНЖИР. 20 представляет собой логическую схему памяти и управления считыванием памяти в системе, показанной на фиг. 2А, 2Б; FIG. 20 is a logic diagram of the memory and memory read-out control, in the system of FIGS. 2A, 2B; ИНЖИР. 21 представляет собой типичную логическую временную диаграмму для памяти по фиг. 2А, 2Б; FIG. 21 is a typical logic timing diagram for the memory of FIGS. 2A, 2B; ИНЖИР. 22 представляет собой временную диаграмму считывания памяти в системе по фиг. 2А, 2Б; FIG. 22 is a timing diagram for memory read-out in the system of FIGS. 2A, 2B; ИНЖИР. 23 представляет собой схему источника питания для системы по фиг. 2А, 2В и FIG. 23 is a power supply schematic for the system of FIGS. 2A, 2B, and ИНЖИР. 24 представляет собой временную диаграмму источника питания по фиг. 23. FIG. 24 is a timing diagram for the power supply of FIG. 23. Обращаясь теперь более конкретно к сопроводительным чертежам, на фиг. 1 представлена блок-схема настоящей системы в очень упрощенной форме, которая служит для общего объяснения работы и в качестве введения к более полной блок-схеме на фиг. 2А и 2В, которые содержат блоки, связанные с дополнительными фигурами чертежей, которые обеспечивают подробную схему и логику. Referring now more particularly to the accompanying drawings, FIG. 1 is a block diagram of the present system, in highly simplified form, which serves to provide a broad explanation of the operation, and as an introduction for the more complete block diagram of FIGS. 2A and 2B, which contain blocks keyed to the further figures of the drawings, which provide detailed circuitry and logic. На фиг. 1, А – поршни управления. Они могут работать просто с установленным поршнем B, если требуется считывание, или без рабочего установленного поршня B, если требуется считывание. При срабатывании управляющего поршня A он устанавливает одну пару защелок C, каждая из которых подает сигнал на пусковое устройство D. Пусковое устройство D включает источники питания E (которые обычно выключены), подает сигнал по линии F на счетчик G линии переменного тока, чтобы сбросить последний, а затем заставить счетчик G линии переменного тока вести счет в одной последовательности. Когда счетчик линии переменного тока G завершил последовательность операций, он подает команду последовательности остановки на управление пуском по линии H, сигнализируя о завершении цикла операций и отключении источников питания. Управление запуском D также подает сигнал на системные часы I, которые в режиме ожидания или в режиме ожидания, до приведения в действие управляющего поршня, работали на низкой частоте и заставляют системные часы I работать на частоте 400 кГц. нормальная рабочая частота. Устройство управления запуском D также подает сигнал по линии J в память K, которая, в свою очередь, подает сигнал по линии AB на слотовый счетчик O для синхронизации его с памятью K, а другой сигнал по линии J позволяет памяти K работать. либо в режиме считывания, либо в режиме чтения. In FIG. 1, A are control pistons. These may be operated simply with a set piston B if read-in is desired, or without operating set piston B, if read-out is desired. When a control piston A is operated it sets one pair of latches C, each of which supplies signal to a start control D. The start control D turns on power supplies E (which are normally turned off), applies a signal over line F to an AC line counter G to reset the latter and then to cause AC line counter G to count through one sequence. When the AC line counter G has completed a sequence of operation it applies a stop sequence command to the start control via line H, signalling completion of a cycle of operations and turning off the power supplies. Start control D also applies a signal to the system clock I, which in the idle or standby condition, prior to actuation of a control piston, has been operating at a low frequency and causes the system clock I to operate at 400 KHz., its normal operating frequency. The start control D also provides a signal via line J to the memory K which in turn provides a signal via line AB to the slot counter O to synchronize it with the memory K, and another signal via line J to enable the memory K for operating in either its readout or read-in modes. Защелка C подает сигналы управления разделением на распределитель временных интервалов L и сигналы управления памятью на память K соответственно по линиям M и N соответственно. Системные часы I передают тактовые сигналы счетчику временных интервалов O по линии P, а счетчик временных интервалов, который является семибитным счетчиком, передает информацию X и D по линии Q в распределитель временных интервалов L. Он также передает информацию D по линии линия R к энкодеру переключателя S, а сигнал синхронизации в память K через линию AC. Счетчик линии G подсчитывает 32 полупериода частоты сети и подает управляющий сигнал на сильноточные драйверы T, которые подают ток возбуждения для каждого полупериода счетчика линии переменного тока на катушку U. Счетчик временных интервалов O предоставляет информацию D по линии V к слаботочным драйверам W, на которые также по линии X подается информация о возбуждении из памяти K. The latch C provides division control signals to time slot allocator L and memory control signals to the memory K, respectively, via lines M and N, respectively. The system clock I provides clock signals to a time slot counter O via line P, and the time slot counter, which is a seven bit counter, provides X and D information via line Q to time slot allocator L. It also supplies D information via line R to the switch encoder S, and a sync signal to memory K via line AC. The line counter G counts 32 half cycles of line frequency, and provides control signal to the high current drivers T which supply drive current for each half cycle of the AC line counter, to the tab coils U. The time slot counter O provides D information over line V to the low current drivers W, which are also supplied with drive information over line X from the memory K. Комбинация сигналов слаботочного драйвера и сигналов сильноточного драйвера служит для приведения в действие катушек вкладок, которые соответствуют занятым временным интервалам в памяти K. Для этого в ответ на линейный ток 60 циклов этот ток подается через сильноточный драйверы параллельно группам катушек с вкладками, слаботочные драйверы служат для последовательного выбора катушек каждой группы. Переключатели Y, которые активируются для установки катушками U, также служат через линию Z для управления энкодером S, который, в свою очередь, подает в память K сигнал о расположении сработавших переключателей, во время считывания Информация. The combination of the low current driver signals and the high current driver signals serve to actuate the tab coils which correspond with occupied time slots in the memory K. To accomplish this in response to 60 cycle line current, that current is applied via the high current drivers in parallel to groups of tab coils, the low current drivers serving sequentially to select the coils of each group. Tab switches Y, which are actuated to be set by the tab coils U, also serve via line Z to operate the switch encoder S, which in turn provides signal to the memory K concerning the locations of actuated tab switches, during read-in of information. Сильноточные драйверы T подают переменное линейное напряжение на катушки с выводами в восьми группах по шестнадцать катушек с выводами в каждой группе. Эти драйверы также работают, чтобы принудительно отключать слаботочные драйверы, которые представляют собой цепи SCR, в соответствующее время. Счетчик временных интервалов О генерирует 128 различных временных интервалов, организованных в восемь групп по шестнадцать в каждой группе, для кодирования информации о переключении. Счетчик временных интервалов O ведет счет в ответ на сигнал, полученный от системных часов по линии P, и передает справочную информацию в память и синхронизацию в память, а также принимает импульс синхронизации из памяти. Счетчик временных интервалов также предоставляет информацию о временных интервалах X и D распределителю временных интервалов L. Последний получает информацию о временных интервалах для организации вкладок в разделы, выбранные отдельными защелками, и получает информацию о фазе тактового сигнала для генерации управляющего сигнала для памяти. High current drivers T apply AC line voltage to the tab coils in eight groups of sixteen tab coils per group. These drivers also operate to force low current drivers, which are SCR circuits, to turn off at appropriate times. Time slot counter O generates 128 distinct time slots organized in eight groups of sixteen per group to encode the switch information. Time slot counter O counts in response to signal received from the system clock via line P and provides reference information to the memory and synchronization to the memory, and accepts a synchronization pulse from the memory. The time slot counter also provides X and D time slot information to the time slot allocator L. The latter receives time slot information to organize the tabs into divisions selected by the individual latches, and receives clock phase information to generate control signal for the memory. Сами замки получают информацию от управляющих поршней и сохраняют эту информацию во время операции. Они генерируют сигналы стартовой последовательности и генерируют информацию, позволяющую распределителю временных интервалов и памяти определить выполняемую функцию. The latches themselves receive information from the control pistons and store this information during an operating sequence. They generate start sequence signals and generate information to allow the time slot allocator and the memory to determine the function to be performed. Сама память хранит информацию о синхронизации и считывает ее в режиме синхронизации. Он принимает информацию от защелок, чтобы определить, к какой ячейке памяти следует получить доступ для чтения или считывания, принимает закодированную информацию о переключателе вкладок, а также кодирует и считывает информацию о приводе катушки в режиме включения. Память также принимает информацию от блока управления считыванием программы AA, чтобы определить, следует ли сохранять информацию или считывать ее на драйверы катушек. Кодер переключателя S выполняет операцию мультиплексирования информации о переключателе вкладки, чтобы подготовить ее для принятия памятью K. Управление программой/считыванием AA гарантирует, что память K сконфигурирована для считывания информации, за исключением случаев, когда установочный поршень B нажат и когда последний подавлен, чтобы прочитать информацию в памяти. Слаботочные драйверы W принимают информацию из памяти и в ответ на эту информацию определяют, следует ли выключить или включить вкладки, и передают эту информацию соответствующим катушкам выводов U. Работа системы на фиг. . 1 был очень кратко описан, чтобы дать приблизительную схему. The memory itself stores synchronization information and reads it out during the sync mode. It accepts information from the latches to determine which location in memory is to be accessed for read-in or read-out, accepts encoded tab switch information and encodes and reads out coil drive information during the enable mode. The memory also accepts information from the program read-out control AA to determine whether to store information or to read it out to the coil drivers. The switch encoder S performs a multiplexing operation on the tab switch information to condition it for acceptance by the memory K. The program/read-out control AA insures that the memory K is configured to read out information except when set piston B is depressed and when the latter is depressed to read information into the memory. The low current drivers W accept information from the memory and in response to that information determine whether tabs should be turned off or should be turned on, and transfer this information to the appropriate ones of the tab coils U. The operation of the system of FIG. 1 has been very briefly described to provide a rough outline. Полная блок-схема этой системы представлена на фиг. 2А и 2В, но номенклатура блоков на фиг. 1 не такой, как на фиг. 2А и 2В из-за различий в схемах между несколькими блоками, а также во избежание путаницы в отношении того, какая из принципиальных схем обсуждается. A complete block diagram of this system is provided in FIGS. 2A and 2B, but the nomenclature of the blocks in FIG. 1 is not the same as in FIGS. 2A and 2B because of circuitry differences among the several blocks, and to avoid confusion as to which one of the circuit diagrams is being discussed. Ссылаясь на фиг. 2А и 2В, устройство 10 управления последовательностью режимов обеспечивает три режима работы, режим ожидания, режим считывания и режим считывания. Referring to FIGS. 2A and 2B, a mode sequence control 10 provides three modes of operation, an idle mode, a read-in mode and a read-out mode. В режиме ожидания память 12, содержащая двенадцать каналов памяти регистров сдвига и канал временной памяти, содержит ранее вставленную информацию. Устройство 10 управления последовательностью режимов получает питание в режиме ожидания. В этом случае системные часы 14 работают на частоте 8 кГц, а память 12 получает питание. Остальная часть системы отключена для экономии энергии. Блок питания в режиме простоя - . ±.батарея, которая питает в режиме ожидания память сдвигового регистра 12, часы 14 и последовательность режимов 10. In the idle mode the memory 12, containing twelve shift register memory channels and a temporary memory channel, contains information previously inserted. The mode sequence control 10 is powered during the idle mode. The system clock 14 is then operating at 8 KHz., and memory 12 has power. The remainder of the system is shut down, to save power. The power supply during the idle mode is a . ±.battery, which supplies power during standby for the shift register memory 12, and for the clock 14 and for the mode sequence 10. Чтобы привести систему в действие для считывания данных, где эти данные представляют собой настройки вкладки, установочный поршень 16 приводится в действие одновременно с управляющим поршнем 18. Установочный поршень 16 управляет устройством 20 управления считыванием программы, которое передает сигнал по линии 22 на логику 24 управления считыванием из памяти и по линии 26 на логику 28 управления программой с памятью. To set the system in operation to read in data, where that data is tab settings, the set piston 16 is operated simultaneously with a control piston 18. The set piston 16 operates a program readout control 20, which transfers a signal over line 22 to memory readout control logic 24, and over line 26 to memory program control logic 28. Выбранный один из поршней 18 управления подает управление на матрицу 30 защелки поршня. Последний включает четырнадцать защелок, соединенных с вертикальными линиями матрицы 30, и двенадцать защелок, соединенных с горизонтальными линиями матрицы 30. Каждый управляющий поршень 18 соединяет горизонтальную линию с вертикальной линией матрицы 30. Каждая из защелок, приводимая в действие управляющим поршнем 18, затем подает пусковой импульс на устройство 10 управления последовательностью режимов по линии 32. В ответ на этот импульс устройство 10 управления последовательностью режимов включает источники питания и заставляет часы, которые работали с низкой частотой холостого хода, работать с нормальной частотой 400 кГц. и подает импульс сброса по линии 34 на 3 бита 60 Гц. счетчик строк и декодер 40 для сброса последнего. Счетчик тактируется непосредственно от 60 Гц. сила. The selected one of control pistons 18 supplies control to a piston latch matrix 30. The latter includes fourteen latches connected to the vertical lines of the matrix 30 and twelve latches connected to the horizontal lines of the matrix 30. Each control piston 18 connects a horizontal line to a vertical line of the matrix 30. Each of the latches actuated by the control piston 18 then applies a start pulse to the mode sequence control 10, via line 32. In response to this pulse, the mode sequence control 10 turns on the power supplies, and causes th