новая папка / 4006492

4006492-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006492A[]

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННОЕ ПРИЛОЖЕНИЕ CROSS REFERENCE TO A RELATED APPLICATION Это приложение связано с приложением Ser. № 644775, поданный 29 декабря 1975 г. под названием «Схема полупроводниковой микросхемы высокой плотности» на имя Джона Балиоза и др. и передана тому же правопреемнику, что и настоящее изобретение. This application is related to application Ser. No. 644,775 Filed Dec. 29, 1975 entitled "High Density Semiconductor Chip Layout", in the names of John Balyoz et al. and assigned to the same assignee as the present invention. Упомянутая заявка описывает базовую компоновку схемы, в которой каждая схема включает в себя первое устройство, включающее в себя удлиненную область примесей и набор других областей примесей в удлиненных областях для формирования набора диодных переходов. Удлиненные области могут содержать заданное максимальное количество других примесных областей. Второе устройство расположено рядом с узкой стороной первого устройства. Набор проводников первого уровня проходит над вытянутой областью ортогонально относительно вытянутого направления и соединен с выбранными проводниками других примесных областей. Другой проводник на втором уровне поверх подложки соединен с примесной областью второго устройства и проходит по существу параллельно вытянутому направлению. The referenced application describes a basic circuit layout in which each circuit includes a first device including an elongated impurity region and a set of other impurity regions in an elongated regions to form a set of diode junctions. The elongated regions are capable of containing a predetermined maximum number of the other impurity regions. A second device is located adjacent the narrow side of the first device. A set of first level conductors extends over the elongated region orthogonally with respect to the elongated direction and are interconnected to selected ones of the other impurity regions. Another conductor in a second level atop the substrate is connected to an impurity region of the second device and extends substantially parallel to the elongated direction. Один из описанных вариантов осуществления представляет собой ТТЛ-схему, в которой первое устройство представляет собой многоэмиттерный транзистор, имеющий удлиненную базовую область. Излучатели содержали упомянутые другие области, соединенные между собой с первым набором проводников для приема входных сигналов. Второе устройство представляет собой выходной транзистор, коллектор которого соединен с упомянутым другим проводником для подачи выходных сигналов от схемы ТТЛ либо к другим схемам на подложке, либо вне подложки. One of the embodiments described is a TTL circuit in which the first device is a multi-emitter transistor having an elongated base region. The emitters comprised said other regions interconnected to the first set of conductors for receiving input signals. The second device is the output transistor, the collector of which is connected to said other conductor for providing output signals from the TTL circuit, either to other circuits on the substrate or off-substrate. Такая схема показана на фиг. 4 и 4а настоящей заявки. Предпочтительный вариант осуществления нашего изобретения использует этот тип схемы для формирования столбцов различной величины площади в микросхеме, что особенно подходит для чувствительных к уровню систем, в которых используются как комбинаторные, так и последовательные сети. Such a circuit is shown in FIGS. 4 and 4a of the present application. The preferred embodiment of our invention utilizes this type of circuit to form columns of different magnitudes of area in the chip which are particularly appropriate for level sensitive systems which utilize both combinatorial as well as sequential networks. ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION Изобретение относится к монолитным крупномасштабным интегральным полупроводниковым схемам и, в частности, к микросхемам, содержащим логические схемы, чувствительные к уровню. This invention relates to monolithic, large-scale integrated semiconductor circuit structures and particularly to chips containing level sensitive logic circuits. В патенте США. В патенте № 3783254, озаглавленном «Логическая система, чувствительная к уровню», Эдвард Эйхельбергер описал новую логическую систему комбинационных сетей и последовательных схем, которая позволяет проводить тестирование логической системы как на постоянном, так и на переменном токе. Это устраняет необходимость в специальных контрольных точках в такой системе. Динамические измерения логических цепей, спрятанных внутри конкретной логической микросхемы, могут выполняться без нарушения состояния системы. In U.S. Pat. No. 3,783,254, entitled "Level Sensitive Logic System", Edward Eichelberger described a novel logic system of combinational networks and sequential circuits which permits both DC as well as AC testing of the logic system. This eliminates the need for special test points in such a system. Dynamic measurements of logic networks that are buried within a particular logic chip can be made without disturbing the state of the system. В системе Эйхельбергера функциональные логические блоки зависят исключительно от появления сигналов от нескольких последовательностей системных часов. Это достигается за счет использования синхронизированных защелок постоянного тока для всех внутренних схем хранения в общей логике системы. Схема защелки функционально разделена вместе с соответствующими комбинационными логическими схемами и организована в наборы. Несколько тактовых последовательностей синхронны, но не перекрываются и независимы. Наборы схем защелок соединены посредством комбинационной логики с другими наборами защелок, которые управляются другими последовательностями системных тактовых импульсов или их комбинациями. In the Eichelberger system, the functional logic units are dependent solely on the occurrence of signals from a number of system clock trains. This is accomplished by using clocked D.C. latches for all internal storage circuitry in the general system logics. The latch circuitry is functionally partitioned along with associated combinational logic networks and arranged in sets. The plural clock trains are synchronous but non-overlapping and independent. The sets of latch circuitry are coupled through combinational logic to other sets of latches that are controlled by other system clock trains or combinations thereof. В предпочтительном варианте осуществления изобретения Эйхельбергера каждая схема-защелка включает в себя дополнительную схему, так что каждая защелка функционирует как защелка регистра сдвига (SRL), имеющая управление вводом/выводом и сдвигом, которые не зависят от системных часов и ввода/вывода системы. С помощью этой дополнительной схемы все системные часы могут быть деактивированы, изолируя все схемы защелок друг от друга и позволяя выполнять функцию сканирования входа/выхода. Таким образом, все последовательные схемы сводятся к комбинационным схемам, которые разделены до уровня многокаскадных комбинационных сетей. Это позволяет выполнять автоматическую генерацию тестов для функционального тестирования каждой цепи во всем логическом блоке. In the preferred embodiment of the Eichelberger invention, each latch circuit includes additional circuitry so that each latch functions as a shift register latch (SRL) having input/output and shift controls which are independent of the system clocks and the system input/outputs. With this additional circuitry, all of the system clocks can be deactivated, isolating all of the latch circuits from one another, and permitting a scan-in/scan-out function to be performed. All of the sequential circuitry is thereby reduced to combinational circuitry which is partitioned down to the level of multistage combinational networks. This permits automatic test generation to be performed for testing functionally each circuit in the entire logical unit. Затем SRL используются для сдвига любой желаемой тестовой последовательности двоичных единиц и нулей, где они сохраняются для использования в качестве входных данных для комбинационных сетей. Результаты комбинационной логики синхронизируются в защелках, а затем передаются для измерения и сравнения для определения функционального отклика логического блока. The SRL's are then employed to shift in any desired test pattern of binary ones and zero's where they are retained for use as input to the combinational networks. Results of the combinational logic are clocked into the latches and then shifted out to for measurement and comparison to determine the functional response of the logical unit. При проектировании архитектуры логической схемы на полупроводниковом кристалле критические факторы, такие как тип схемы рассеивания мощности, физическая компоновка и производительность, должны быть скомпрометированы для достижения низкой стоимости. В последнее время повышенное внимание стало уделяться физическому расположению или архитектуре чипа. После выбора семейства схем, таких как TTL, DTL и т. д., рассеиваемая мощность становится более или менее фиксированной. Производительность конструкции, состоящая из внутрисотовых и межсотовых задержек, также фиксируется как семейством схем, так и физической компоновкой. Таким образом, физическая компоновка является оставшимся фактором, над которым разработчик полупроводниковой структуры или схемы имеет некоторый контроль. In designing the architecture of logic circuitry on a semiconductor chip, the critical factors of power dissipation circuit type, physical layout and performance must be compromised to achieve low cost. Recently, the physical layout or architecture of the chip has begun to receive increased consideration. Once a circuit family, such as TTL, DTL, etc. has been chosen, the power dissipation is more or less fixed. The performance of the design, consisting of intracell and intercell delays, is also fixed both by the circuit family as well as the physical layout. Thus, the physical layout is the remaining factor over which the semiconductor structure or circuit designer has some control. Один пример архитектуры или компоновки микросхемы, которая может быть адаптирована для включения логических схем, чувствительных к уровню, описан в заявке E.E. Cass, Ser. № 483463, поданной 26 июня 1974 г. и переданной тому же правопреемнику, что и настоящая заявка. В этой компоновке ячейки расположены в ортогональном массиве с ячейками, по существу, параллельными рядами в обоих ортогональных направлениях. В предпочтительном варианте осуществления изобретения Cass ячейки расположены в блоках, ширина которых составляет две ячейки в направлении Y и четыре ячейки в направлении X. Каждая ячейка занимает по существу одинаковую площадь микросхемы и имеет по существу такую же компоновочную конфигурацию, как и любая другая ячейка. Компоновка микросхемы представляет собой регулярно структурированную матрицу логических вентилей, демонстрирующую почти одинаковое предпочтение прохождения потока данных как в горизонтальном, так и в вертикальном направлениях. One example of a chip architecture, or layout, which is adaptable to incorporate level sensitive logic circuits is described in the application by E. E. Cass, Ser. No. 483,463 filed June 26, 1974 and assigned to the same assignee as the present application. In that layout, the cells are arranged in an orthogonal array, with the cells in substantially parallel rows in both orthogonal directions. In the preferred embodiment of the Cass invention, the cells are arranged in blocks which are two cells wide in the Y direction and four cells wide in the X direction. Each cell takes up substantially the same amount of chip area and has substantially the same layout configuration as every other cell. The chip layout features a regularly-structured matrix of logic gates exhibiting a nearly equal preference for data flow progression in both horizontal and vertical directions. Изобретение Cass позволило уменьшить как количество требуемых уровней металлизации для соединений внутри и между ячейками, так и размер ячеек по сравнению с компоновками предшествующего уровня техники. Кроме того, «персонализация» микросхемы, т. Е. Размещение металлизированных проводов для определения конкретной структуры схемы микросхемы с помощью компьютеризированной автоматизации проектирования, значительно проще с компоновкой Касса, чем с предыдущими конструкциями. Однако значительная часть площади чипа не используется для активных устройств из-за пространства, необходимого для металлизации на поверхности чипа. The Cass invention has been successful in reducing both the number of required metallization levels for intra-and intercell connections as well as the size of the cells as compared to prior art layouts. In addition, the "personalization" of the chip, i.e., the placement of the metallization wiring to define a specific chip circuit structure by computerized design automation, is substantially easier with the Cass layout than with previous designs. However, a significant amount of chip area is unused for active devices because of the space required by the metallization on the surface of the chip. СУЩНОСТЬ ИЗОБРЕТЕНИЯ SUMMARY OF THE INVENTION Основной целью нашего изобретения является увеличение плотности схем логических ячеек в полупроводниковой микросхеме. The primary object of our invention is to increase the circuit density of logic cells in a semiconductor chip. Более конкретно, целью нашего изобретения является увеличение плотности компоновки микросхемы, в которой схемы соответствуют логической системе, чувствительной к уровню Эйхельбергера. More specifically, it is an object of our invention to increase the density of a chip layout in which the circuits adhere to the Eichelberger level sensitive logic system. Компоновка включает две ячейки одного и того же базового типа схемы, например TTL, но охватывающие разные области чипа. Группы ячеек, охватывающих одну и ту же область, располагаются в столбцах таким образом, что ячейки, составляющие комбинаторные сети, располагаются в столбцах, отличных от ячеек, составляющих сети последовательных цепей. Входные соединения с ячейками осуществляются проводящими каналами, которые проходят параллельно направлению массива. Мы разработали чувствительную к уровню логическую систему таким образом, чтобы сети последовательных цепей, которые могут быть синхронизированы защелками постоянного тока и предпочтительно являются защелками регистра сдвига (SRL), требовали лишь небольшой доли общей пропускной способности вертикального канала. Это связано с регулярной структурой часов и другими взаимосвязями. Таким образом, для последовательных схем будет достаточно более узкой колонки с меньшим количеством вертикальных каналов по сравнению с комбинаторными схемами. The layout features two cells of the same basic circuit type, such as TTL, but encompassing different chip areas. Groups of cells encompassing the same area are arranged in columns so that the cells making up the combinatorial networks are arranged in different columns from the cells making up the sequential circuit networks. Input connections to the cells are made by conductive channels which run parallel to the array direction. We have designed the level sensitive logic system so that the sequential circuit networks, which may be clocked D. C. latches, and are preferably shift register latches (SRL's), require only a small fraction of the total vertical channel capacity. This is due to the regular structure of the clocks and other interconnections. Thus, a narrower column with fewer vertical channels will suffice for the sequential circuits, as compared to the combinatorial circuits. Компоновка нашей микросхемы значительно отличается от компоновки, описанной в упомянутом выше приложении Cass, в котором используется регулярно структурированная матрица логических вентилей, имеющих почти одинаковое предпочтение для прохождения потока данных как в горизонтальном, так и в вертикальном направлениях. В нашем изобретении ворота (ячейки) охватывают разные области; и вертикальные каналы несут большую часть сигналов. Our chip layout is significantly different from the layout described in the above-referenced Cass Application, which uses a regularly-structured matrix of logic gates having a nearly equal preference for data flow progression in both horizontal and vertical directions. In our invention, the gates (cells) encompass different areas; and the vertical channels carry most of the signals. С особой ссылкой на уровневую логическую систему патента Эйхельбергера, вентили для комбинационных сетей сделаны более широкими, чем вентили SRL, и расположены в «широких» столбцах. Ворота для защелок сдвигового регистра более узкие и размещены в «узких» столбцах. Их можно легко соединить с помощью программ автоматического размещения и подключения, поскольку в настоящее время они работают с другими типами макросов. Более того, соотношение мощности и производительности ССС теперь может быть оптимизировано независимо от комбинационных вентилей. With particular reference to the level sensitive logic system of the Eichelberger patent, gates for the combinational networks are made wider than the SRL gates and are arranged in "wide" columns. The gates for the shift register latches are narrower and are placed in "narrow" columns. These may easily be interconnected by automatic placement and wiring programs as they presently operate on other types of macros. Moreover, the power-performance product of the SRL's can now be optimized independently of the combinational gates. В предпочтительном варианте вентили ввода данных SRL предпочтительно размещаются в широкой колонке рядом с SRL, частью которой они являются. Это предпочтительнее из-за возможности расширения функции ввода данных на другие входные элементы и, как следствие, нерегулярности самой функции. Кроме того, размещение вентилей ввода данных в узких столбцах создаст большую нагрузку на соседние горизонтальные каналы и приведет к нарушению вертикальных моделей потоков данных. In the preferred embodiment, the data input gates of the SRL's are preferably placed in a wide column adjacent to the SRL of which they are a part. This is preferable because of the extendability of the data input function to other input gates and the resultant non-regularity of the function itself. In addition, placing the data input gates in narrow columns would impose a heavy burden upon adjacent horizontal channels and tends to disrupt the vertical data flow patterns. КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖА BRIEF DESCRIPTION OF THE DRAWING ИНЖИР. 1 представляет собой схематический вид сверху полупроводниковой подложки без металлизации, который показывает столбчатое расположение ячеек в соответствии с нашим изобретением. FIG. 1 is a diagramatic, plan view of the semiconductor substrate without metallization which shows the columnar arrangement of cells in accordance with our invention. ИНЖИР. 2 представлена принципиальная схема логического элемента TTL NAND, который является предпочтительной схемой, используемой в нашей структуре. FIG. 2 is a circuit diagram of a TTL NAND gate which is the preferred circuit used in our structure. ИНЖИР. 3 представляет собой блок-схему ворот по фиг. 2. FIG. 3 is a block diagram of the gate of FIG. 2. ИНЖИР. 4 представляет собой вид сверху пары широких ячеек 16 в блоке по фиг. 1, на которой более подробно показано расположение транзисторов и резисторов в ячейке, а также металлизация первого уровня над ячейкой. FIG. 4 is a plan view of a pair of wide cells 16 in the block of FIG. 1 which illustrates in greater detail the layout of transistors and resistors in the cell as well as the metallization in the first level above the cell. ИНЖИР. 4А представляет собой вид в поперечном сечении ячейки по фиг. 4. FIG. 4A is a cross-sectional view of the cell of FIG. 4. ИНЖИР. 5 представляет собой вид сверху узкой ячейки в блоке по фиг. 1. FIG. 5 is a plan view of a narrow cell in the block of FIG. 1. ИНЖИР. 6 представляет собой схематическое изображение широких ячеек 16, примыкающих к узким ячейкам 14 в структуре чипа, показанной на фиг. 1. FIG. 6 is a schematic representation of wide cells 16 adjacent narrow cells 14 in the chip structure of FIG. 1. ИНЖИР. 7 представлена блок-схема схемы-защелки регистра сдвига с сохранением полярности для использования в логической системе, чувствительной к уровню Эйхельбергера. FIG. 7 is a block diagram of a polarity-hold shift register latch circuit for use in the Eichelberger level sensitive logic system. ИНЖИР. 8 показан вид сверху схемы полупроводниковой микросхемы защелки, показанной на фиг. 7 в соответствии с нашим изобретением. FIG. 8 illustrates a plan view of the layout in a semiconductor chip of the latch of FIG. 7 in accordance with our invention. ИНЖИР. 9 представляет собой блок-схему защелки сдвигового регистра установки-сброса для использования в логической системе, чувствительной к уровню Эйхельбергера. FIG. 9 is a block diagram of a set-reset shift register latch for use in the Eichelberger level sensitive logic system. ИНЖИР. 10 представляет собой вид сверху компоновки схемы по фиг. 9 в соответствии с нашим изобретением. FIG. 10 is a plan view of the layout of the circuit of FIG. 9 in accordance with our invention. ИНЖИР. 11 иллюстрирует компоновку микросхем в соответствии с настоящим изобретением различных типов часов сдвига, используемых в логической системе, чувствительной к уровню Эйхельбергера. FIG. 11 illustrates the chip layouts in accordance with our present invention of various types of shift clocks used in the Eichelberger level sensitive logic system. ФИГ. 12 и 13 представляют собой блок-схемы схем часов, показанных на фиг. 11. FIGS. 12 and 13 are block diagrams of the clock circuits illustrated in FIG. 11. ИНЖИР. 14 представляет собой блок-схему организации обобщенной логической системы того типа, который используется в чувствительной логической системе на уровне Эйхельбергера. FIG. 14 is a block diagram of the organization of a generalized logic system of the type used in the Eichelberger level sensitive logic system. ИНЖИР. 15 представляет собой компоновку микросхемы системы по фиг. 14 в соответствии с нашим настоящим изобретением. FIG. 15 is a chip layout of the system in FIG. 14 in accordance with our present invention. ПОДРОБНОЕ ОПИСАНИЕ ИЗОБРЕТЕНИЯ DETAILED DESCRIPTION OF THE INVENTION Как показано на фиг. 1, интегральная схема изготовлена на полупроводниковом кристалле 10 и включает в себя массив 12 столбцов ячеек 14 и 16. Периферия 13 микросхемы зарезервирована для схем управления вводом-выводом, таких как приемники и драйверы. Они являются обычными в данной области техники и не составляют часть нашего изобретения. As illustrated in FIG. 1, the integrated circuit network is fabricated on a semiconductor chip 10 and includes an array 12 of columns of cells 14 and 16. The periphery 13 of the chip is reserved for I/O control circuits such as receivers and drivers. These are conventional in the art and form no part of our invention. Ячейки 14 расположены в столбцы, которые отделены от столбцов, содержащих ячейки 16. Каждая из ячеек 14 и 16 представляет собой логическую схему, которая выполняет базовую логическую функцию, такую как функция И-НЕ. В предпочтительном варианте осуществления ячейки 16 выполнены с возможностью выполнения комбинаторной логики, в то время как ячейки 14 соединены между собой для выполнения последовательного переключения, что будет более подробно описано в последующих частях настоящего описания. Площадь микросхемы, охватываемая каждой из ячеек 16, больше, чем площадь, охватываемая каждой из ячеек 14, из-за количества входных соединений, требуемых первым. Входные соединения обеспечены проводящими каналами в пределах первого уровня металлизации (не показан), которые расположены в направлении решетки. Выходы из ячеек обеспечены проводящими каналами в пределах второго уровня металлизации (не показан). Они расположены в направлении, поперечном направлению решетки. Рядом с каждой широкой ячейкой находится узкая ячейка и наоборот. Cells 14 are arranged in columns which are separate from the columns containing cells 16. Each of the cells 14 and 16 is a logic network which performs a basic logic function, such as the NAND function. In the preferred embodiment, cells 16 are arranged to perform combinatorial logic while cells 14 are interconnected to perform sequential switching, as will be described in much greater detail in succeeding portions of this specification. The chip area encompassed by each of the cells 16 is greater than that encompassed by each of the cells 14 due to the number of input connections required by the former. The input connections are provided by conductive channels within a first level of metallization (not shown) which are disposed in the array direction. The outputs from the cells are provided by conductive channels within a second level of metallization (not shown). These are disposed in a direction transverse to the array direction. Adjacent each wide cell is a narrow cell and vice-versa. В практическом воплощении нашего изобретения имеется шесть столбцов, содержащих широкие ячейки 16, и четыре столбца, содержащие узкие ячейки 14. Другие конкретные компоновки, конечно, входят в объем нашего изобретения. In a practical embodiment of our invention, there are six columns containing wide cells 16 and four columns containing narrow cells 14. Other specific layouts are, of course, within the scope of our invention. ИНЖИР. 2 является предпочтительным вариантом базовой логической схемы, которая используется для формирования как ячеек 14, так и ячеек 16. Схема представляет собой типичную схему транзисторно-транзисторной логики (TTL). Можно использовать множество других типов схем ТТЛ, в которых используются дополнительные транзисторы или диоды для обеспечения дополнительных или специальных функций, если это требуется в конкретной логической схеме. FIG. 2 is the preferred embodiment of the basic logic circuit which is used to form both cells 14 as well as cells 16. The circuit is that of a typical transistor-transistor logic (TTL) circuit. Numerous other types of TTL circuits, which utilize extra transistors or diodes to provide added or special functions could be used, if required in a particular logic design. Эти последние схемы также предполагаются для использования в схеме согласно изобретению. Кроме того, могут использоваться другие типы семейств схем, такие как схемы диодно-транзисторной логики (DTL) и логики на объединенных транзисторах (MTL). Последний тип логической схемы был описан в публикации Бергера и Видмана «Логика слияния транзисторов MTL — недорогая концепция биполярной логики», IEEE Journal of Solid State Circuits, Volume SC-7, No. 5, Октябрь 1972 года. These latter circuits are also contemplated for use in our inventive layout. In addition, other types of circuit families, such as diode-transistor logic (DTL) and merged-transistor logic (MTL) circuits could be used. The latter type of logic circuitry has been described in the publication by Berger and Wiedmann "Merged-Transistor Logic MTL -- A Low Cost Bi-Polar Logic Concept", IEEE Journal of Solid State Circuits, Volume SC-7, No. 5, October 1972. Схема на фиг. 2 выполняет функцию НЕ-И, показанную на блок-схеме на фиг. 3. Вентиль И-НЕ обеспечивает положительный или «повышенный» выходной уровень для всех комбинаций входов, за исключением комбинации, где все входы положительные. Входной транзистор Т1 представляет собой устройство с несколькими эмиттерами, соединенное своим коллекторным выходом 24 с базой одноэмиттерного транзистора Т2. Резисторы R1, R2 и R3 обеспечивают соответствующее смещение транзисторов T1 и T2. Если этого требует схема, базы транзисторов Т1 и Т2 могут быть прижаты к их коллекторам диодами с барьером Шоттки. Как отмечалось ранее, схема на фиг. 2 и 3 хорошо известны специалистам в данной области техники и сами по себе не являются частью нашего изобретения. The circuit in FIG. 2 performs the NAND function shown in the block diagram in FIG. 3. A NAND gate provides a positive or "up" level output for all input combinations except for the combination where all inputs are positive. Input transistor T1 is a multi-emitter device coupled at its collector output 24 to the base of a single-emitter transistor T2. Resistors R1, R2 and R3 provide appropriate biasing to transistors T1 and T2. If required by the circuit design, the bases of transistors T1 and T2 could be clamped to their collectors by Schottky barrier diodes. As previously noted, the circuit in FIGS. 2 and 3 is well known to those of skill in the art and form no part of our invention in itself. ФИГ. 4 и 4А представляют собой виды поверхности и поперечного сечения, соответственно, пары широких ячеек 16, которые сформированы в чипе 10 на фиг. 1. Каждая ячейка включает в себя множество областей с различными типами проводимости, проходящих внутрь чипа для обеспечения транзисторов и резисторов. Эти области соединены между собой через первый уровень металлизации, образуя цепь. Как показано на фиг. 4 каждая ячейка соответствует схеме TTL, показанной в виде схемы на фиг. 2. Цифры на фиг. 4 и 4А соответствуют показанным на фиг. 2. FIGS. 4 and 4A are surface and cross-sectional views, respectively, of a pair of wide cells 16 which are formed in chip 10 of FIG. 1. Each cell comprises a plurality of regions of different conductivity types extending into the chip to provide transistors and resistors. These regions are interconnected via a first level of metallization to form a circuit. As connected in FIG. 4, each cell corresponds to the TTL circuit shown in circuit form in FIG. 2. The numerals in FIGS. 4 and 4A correspond to those in FIG. 2. Транзистор T1 содержит удлиненную субколлекторную область 24, удлиненную базовую область 20 и множество эмиттерных областей 19, образованных внутри удлиненной базовой области. Эмиттерные области избирательно соединены через изолятор 20 со слоями металлизации 22. Слои металлизации, как показано на фиг. 4 представляют собой каналы, образованные на путях, которые проходят ортогонально по отношению к вытянутому направлению ячейки. Transistor T1 comprises an elongated subcollector region 24, an elongated base region 20 and a plurality of emitter regions 19 formed within the elongated base region. The emitter regions are selectively connected through insulator 20 to metallization layers 22. The metallization layers as shown in FIG. 4 are channels formed in paths which run orthogonally with respect to the elongated direction of the cell. Как показано на фиг. 4, таких путей предпочтительно 42, и четыре канала могут быть подключены к четырем эмиттерам транзистора Т1. Остальные каналы расположены над областями 19 эмиттеров, но не соединены с эмиттерами в показанной ячейке. Эти каналы могут быть подключены к излучателям других ячеек (не показаны). В некоторых конструкциях один и тот же канал будет подключен к эмиттерной области более чем одной ячейки. В других случаях путь может содержать более одного канала за счет образования электрического разрыва на пути. Таким образом, эмиттерные области в разных ячейках, лежащих на одном и том же пути, могут служить изолированными входами в соответствующие им ячейки. As shown in FIG. 4, there are preferably 42 such paths and four channels may be connected to four emitters of transistor T1. The remaining channels are disposed over emitter regions 19 but are not connected to the emitters in the cell illustrated. These channels may be connected to the emitters of other cells (not shown). In some designs, the same channel will be connected to an emitter region of more than one cell. In other cases, a path may contain more than one channel by forming an electrical discontinuity in the path. In this way, emitter regions in the different cells lying under the same path may serve as isolated inputs to their respective cells. База 20 подключена к опорному потенциалу VCC через металлизацию 21 и резистор R1. Транзистор T2 находится справа от T1 на фиг. 4 и 4А и содержит субколлектор 34, базу 30 и единственный эмиттер 36. Эмиттер 36 подключен к опорному потенциалу VBB, который подается через токопроводящую полосу 37. База 30 Т2 соединена с коллектором 24 Т1 линией 25. Base 20 is connected to reference potential VCC via metallization 21 and resistor R1. Transistor T2 is to the right of T1 in FIGS. 4 and 4A and comprises subcollector 34, base 30 and a single emitter 36. Emitter 36 is connected to reference potential VBB which is supplied by conductive band 37. Base 30 of T2 is connected to the collector 24 of T1 by line 25. Резисторы R1, R2 и R3 формируются стандартным образом внутри эпитаксиального слоя 4 либо путем диффузии примесей проводимости N+, либо путем ионной имплантации примесей. Резистор R1 подключен к опорному потенциалу VCC проводником 39 первого уровня, который проходит параллельно входным каналам эмиттера. Потенциал VCC также подключен к резисторам R2 и R3 через токопроводящий канал 39'. Резистор R2 соединен с базой 30 Т2 проводником 26 первого уровня, а также с коллектором Т1 через область базы 30 и проводник 25 первого уровня. Резистор R3 соединен с коллектором 34 Т2 проводником 38 первого уровня. Resistors R1, R2 and R3 are formed in a standard manner within epitaxial layer 4 either by diffusion of N+ conductivity dopants or by ion implantation of the dopants. Resistor R1 is connected to reference potential VCC by first level conductor 39 which runs parallel to the emitter input channels. Potential VCC is also connected to resistors R2 and R3 via conductive channel 39'. Resistor R2 is connected to base 30 of T2 by first level conductor 26 and also to the collector of T1 through base region 30 and first level conductor 25. Resistor R3 is connected to collector 34 of T2 by first level conductor 38. Ячейки 16 могут быть электрически отделены друг от друга обычными способами, такими как диэлектрическая изоляция или изоляция PN-перехода. Cells 16 may be segregated electrically from one another by conventional methods such as dielectric isolation or PN junction isolation. Выход логического элемента И-НЕ 16 снимается с коллектора 34 через соединение 44 со вторым уровнем металлизации 45. Второй уровень металлизации изолирован от первого диэлектрическим материалом 40. Как показано на фиг. 4А выход коллектора соединен с одним из эмиттерных каналов 22 металлизацией 45. Этот канал подключен к эмиттеру одной или другой ячейки 16 микросхемы 10. В качестве альтернативы выход коллектора ячейки 16 может быть таким же образом соединен с входом одной из узких ячеек 14; то есть путем запуска канала второго уровня в один из входных каналов узкой соты, показанной на фиг. 5. The output of NAND gate 16 is taken from collector 34 by via connection 44 to a second level of metallization 45. The second level of metallization is insulated from the first level by dielectric material 40. As illustrated in FIG. 4A, the collector output is connected to one of the emitter channels 22 by metallization 45. This channel is connected to an emitter of one of the other of cells 16 in chip 10. Alternatively, the collector output of cell 16 may be connected to an input of one of the narrow cells 14 in the same fashion; i.e., by running a second level channel to one of the input channels of a narrow cell illustrated in FIG. 5. ИНЖИР. 5 представляет собой вид поверхности пары узких ячеек 14, сформированных в чипе 10 по фиг. 1. Компоновка узкой ячейки 14 по существу идентична компоновке широкой ячейки 16, показанной на фиг. 4 и 4А. Единственным существенным различием между ячейками является количество каналов, которые проходят ортогонально по отношению к вытянутому направлению ячейки. Для узкой ячейки, показанной на фиг. 5 требуется только тринадцать таких каналов. Они обозначены символами CH1, CH2, . . . Ч13. Цифры, обозначающие различные области ворот, показанные на фиг. 5 соответствуют цифрам на фиг. 4, за исключением того, что цифры на фиг. 5 равномерно увеличиваются на 100. Так, например, эмиттерные области 119 на фиг. 5 соответствует эмиттерной области 19 на фиг. 4; резистор R11 соответствует резистору R1 на фиг. 4 и так далее. FIG. 5 is a surface view of a pair of narrow cells 14 formed in chip 10 of FIG. 1. The layout of narrow cell 14 is substantially identical to the layout of wide cell 16 illustrated in FIGS. 4 and 4A. The sole substantial difference between the cells is the number of channels which run orthogonally with respect to the elongated direction of the cell. For the narrow cell illustrated in FIG. 5, there are only thirteen such channels required. These are illustrated by the symbols CH1, CH2, . . . CH13. The numerals identifying the various regions of the gates illustrated in FIG. 5 correspond to the numerals in FIG. 4 except that the numerals in FIG. 5 are increased uniformly by 100. Thus, for example, emitter regions 119 in FIG. 5 corresponds to emitter region 19 in FIG. 4; resistor R11 corresponds to resistor R1 in FIG. 4, and so forth. Как видно, количество трактов канала в узкой соте существенно меньше, чем количество, необходимое для широкой соты. Это уменьшенное требование непосредственно приводит к значительной экономии места и, как следствие, к возможности формировать больше ячеек на заданной площади кристалла, чем это было возможно до сих пор. Например, в реальном варианте осуществления нашего изобретения четыре столбца узких ячеек заменяют два столбца широких ячеек, что позволяет сформировать 350 дополнительных логических элементов И-НЕ на одном кристалле. Хотя мы конкретно указали предпочтительное количество путей канала и количество ячеек, следует понимать, что наше изобретение никоим образом не ограничивается такими количествами. As is evident, the number of channel paths in a narrow cell is substantially lower than the number required for a wide cell. This reduced requirement results directly in a considerable saving of space and a consequent ability to form more cells on a given chip area than has been possible heretofore. For example, in an actual embodiment of our invention, four columns of narrow cells replace two columns of wide cells, allowing the formation of 350 additional NAND gates on a single chip. Although we have been specific in reciting the preferred number of channel paths and the number of the cells, it is to be understood that our invention is in no way limited to such quantities. Ячейки, показанные на фиг. 4 и 4А сами по себе не являются нашим изобретением. Кроме того, как обсуждалось ранее, наше изобретение не ограничено показанной схемой типа ТТЛ. Можно использовать любое семейство цепей, такое как DTL и MTL. The cells illustrated in FIGS. 4 and 4A are not, in themselves, our invention. Moreover, as previously discussed, our invention is not limited to the TTL type circuitry illustrated. Any circuit family such as DTL and MTL may be used. ИНЖИР. 6 представляет собой схематическое изображение пары ячеек 16 и пары узких ячеек 14 в соседних столбцах микросхемы. Из-за сложности схем полупроводников, показанных на фиг. 4, 4А и 5, "сокращенное" представление на фиг. 6 используется на последующих фигурах для иллюстрации различных вариантов осуществления нашего изобретения. FIG. 6 is a diagramatic representation of a pair of cells 16 and a pair of narrow cells 14 in adjacent columns in a chip. Due to the complexity of the semiconductor layouts illustrated in FIGS. 4, 4A and 5, the "shorthand" representation in FIG. 6 is used in subsequent figures to illustrate various embodiments of our invention. На фиг. 6 каждая ячейка по существу прямоугольная, с входами, обозначенными кружками: 0, и выходами, обозначенными квадратами: . . Для простоты иллюстрации взаимосвязей между ячейками, реально происходящих на втором уровне металлизации, выходы в данной ячейке располагаются несколько ниже входов. In FIG. 6, each cell is substantially rectangular, having inputs denoted by circles: 0 and outputs denoted by squares: .quadrature. . For ease of illustrating the interconnections between cells, which actually occur on a second level of metallization, the outputs in a given cell are placed somewhat below the inputs. Относительно фиг. 6 по фиг. 4, 4А и 5, входы: 0 - эмиттеры входных транзисторов, выходы: .квадратура. – коллекторы выходных транзисторов, вертикальные линии к входам – проводящие каналы первого уровня, а горизонтальные линии от