новая папка / 4006475

4006475-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

РћРџРРЎРђРќРР• РЗОБРЕТЕНРРЇ US4006475A[]

ПРЕДПОСЫЛКРСОЗДАНРРЇ РЗОБРЕТЕНРРЇ BACKGROUND OF THE INVENTION 1.

Область изобретения Field of the Invention Рзобретение относится Рє цифроаналоговым преобразователям Рё, РІ частности, Рє таким преобразователям для получения так называемого аналогового сигнала РѕСЃРЅРѕРІРЅРѕР№ полосы частот. This invention relates to a digital-to-analog converter and it relates, in particular, to such converters for producing a so-called baseband analog signal. 2.

Описание предшествующего СѓСЂРѕРІРЅСЏ техники Description of the Prior Art Р’ совместно рассматриваемой заявке J.C. Candy Ser. In the copending application of J.C. Candy Ser. в„– 412296, поданной 2 РЅРѕСЏР±СЂСЏ 1973 Рі., РІ настоящее время патент РЎРЁРђ. Р’ патенте РЎРЁРђ в„– 3893102, озаглавленном «Цифроаналоговый преобразователь СЃ использованием РїРѕ-разному декодированных РіСЂСѓРїРї битов» Рё переданном тому же правопреемнику, что Рё настоящее изобретение, описан цифроаналоговый преобразователь, который можно назвать управляемым РїРѕ времени, амплитудно-частотным преобразователем. дополняющий тип преобразователя. No. 412,296, filed Nov. 2, 1973, now U.S. Pat. No. 3,893,102, entitled "Digital-to-Analog Converter Using Differently Decoded Bit Groups," and assigned to the same assignee as the present invention, a digital-to-analog converter is taught which can be called a time-controlled, amplitude-supplementing type of converter. Р’ этом преобразователе старшая битовая РіСЂСѓРїРїР° цифрового символа используется для создания соответствующего аналогового сигнала. Младшая значащая битовая РіСЂСѓРїРїР° РѕРґРЅРѕРіРѕ Рё того же символа используется для определения времени РІ интервале символа, РІ которое увеличивается старшая значащая битовая РіСЂСѓРїРїР° Рё тем самым дополняется амплитуда аналогового выходного сигнала. Однако было обнаружено, что результирующая последовательность аналоговых выходных сигналов, создаваемая последовательностью цифровых символов, включает РІ себя эффекты амплитудной модуляции обеих битовых РіСЂСѓРїРї Рё эффект широтной модуляции РёР·-Р·Р° наименее значащей битовой РіСЂСѓРїРїС‹. Последняя модуляция РІРІРѕРґРёС‚ компонент шумового сигнала РІ желаемую полосу аналогового сигнала РѕСЃРЅРѕРІРЅРѕР№ полосы частот Рё поэтому нежелательна. In that converter the most significant bit group of a digital character is employed to produce a corresponding analog signal. The least significant bit group of the same character is employed to determine a time during the character interval at which to increment the most significant bit group and thereby supplement the analog output signal amplitude. It has been found, however, that the resulting analog output signal train produced by a succession of digital characters includes the amplitude modulation effects of both bit groups and a width modulation effect due to the least significant bit group. The latter modulation introduces a noise signal component within the desired baseband analog signal band and is therefore objectionable. РЁСѓРј широтно-импульсной модуляции только что упомянутого типа возникает РІ моменты времени, РєРѕРіРґР° сигнал РѕСЃРЅРѕРІРЅРѕР№ полосы частот изменяется, Рё относительно незначителен для постоянных сигналов. Было обнаружено, что содержание энергии РІ шуме широтной модуляции увеличивается СЃ увеличением частоты РІ используемой полосе модулирующих частот. Таким образом, шум РІ системах видеосигнала РЅРµ так опасен, как РІ системах аудиосигнала, потому что интегрирующий эффект человеческого глаза, эффект которого РЅРµ имеет аналогов РІ СѓС…Рµ, подавляет высокочастотный шум. Однако как высокочастотный, так Рё низкочастотный шум РІ Р·РІСѓРєРѕРІРѕРј диапазоне практически одинаково слышимы. Pulse width modulation noise of the type just mentioned occurs at times when the baseband signal is changing and is relatively insignificant for constant signals. It has been found that the energy content of the width modulation noise increases with frequency across the baseband being used. Thus, the noise is not as troublesome in video signal systems as it is in audio signal systems because the integrating effect of the human eye, which effect has no counterpart in the ear, suppresses the high frequency noise. However, both high and low frequency noise in the audio band are substantially equally audible. РЗЛОЖЕНРР• РЗОБРЕТЕНРРЇ STATEMENT OF THE INVENTION Р’ соответствии СЃ настоящим изобретением цифро-аналоговый преобразователь управляемого РїРѕ времени типа СЃ добавлением амплитуды, РёРЅРѕРіРґР° называемый интерполяционным преобразователем, обеспечивает приблизительно симметричное дополнение РїРѕ амплитуде аналогового выходного сигнала РІ пределах каждого интервала цифрового символа. . Р’ той мере, РІ какой требуются множественные дополнения амплитуды РїРѕ отношению Рє РѕРґРЅРѕРјСѓ символу, РѕРЅРё распределяются РїРѕ разным частям символьного интервала РІ цифровой операции, управляемой младшей значащей битовой РіСЂСѓРїРїРѕР№ символа. In accordance with the present invention, a digital-to-analog converter of the time-controlled, amplitude-supplementing type, sometimes called an interpolating converter, causes the amplitude supplementing of the analog output signal to be produced approximately symmetrically within each digital character interval. To the extent that plural amplitude supplements are needed with respect to a single character, they are distributed over different parts of the character interval in a digital operation controlled by the least significant bit group of the character. Р’ РѕРґРЅРѕРј варианте осуществления изобретения добавление амплитуды реализуется посредством высокоскоростного накопления, РїСЂРё котором наименее значащая РіСЂСѓРїРїР° битов символа рекуррентно накапливается РґРѕ заданного числа. Рљ старшей битовой РіСЂСѓРїРїРµ того же символа добавляется переполнение, переносящее ЕДРРќРЦУ или НОЛЬ, Рё результирующая СЃСѓРјРјР° выбирается СЃРѕ скоростью накопления наименее значимой битовой РіСЂСѓРїРїС‹ для преобразования РІ аналоговую форму РІ цепи резисторов. In one embodiment of the invention, the amplitude supplementing is implemented by a high speed accumulation in which the least significant bit group of a character is recurrently accumulated into a predetermined number. The overflow carry ONE or ZERO is added to the most significant bit group of the same character, and the resulting sum is sampled at the rate of the least significant bit group accumulations for conversion to analog form in a resistor network. Р’ РґСЂСѓРіРѕРј варианте осуществления изобретения РіСЂСѓРїРїР° наименее значащих битов цифрового символа используется для выбора выходной частоты множителя двоичной скорости, Рё импульсы выбранного выхода добавляются Рє РіСЂСѓРїРїРµ старших битов того же символа, как указано для первого варианта осуществления. . Another embodiment of the invention employs the least significant bit group of a digital character for selecting an output frequency of a binary rate multiplier, and pulses of the selected output are added to the most significant bit group of the same character as indicated for the first embodiment. РљР РђРўРљРћР• РћРџРРЎРђРќРР• ЧЕРТЕЖА BRIEF DESCRIPTION OF THE DRAWING Более полное понимание изобретения Рё его различных признаков, целей Рё преимуществ может быть получено РїСЂРё рассмотрении следующего РїРѕРґСЂРѕР±РЅРѕРіРѕ описания РІ СЃРІСЏР·Рё СЃ прилагаемой формулой изобретения Рё приложенными чертежами, РЅР° которых: A more complete understanding of the invention and the various features, objects, and advantages thereof may be obtained from a consideration of the following detailed description in connection with the appended claims and the attached drawing in which: РРќР–РР . 1 представляет СЃРѕР±РѕР№ упрощенную принципиальную схему цифро-аналогового преобразователя РІ соответствии СЃ настоящим изобретением; FIG. 1 is a simplified schematic diagram of a digital-to-analog converter in accordance with the present invention; РРќР–РР . 2 представляет СЃРѕР±РѕР№ семейство временных диаграмм, иллюстрирующих работу преобразователя РїРѕ фиг. 1; Р° также FIG. 2 is a family of timing diagrams illustrating the operations of the converter of FIG. 1; and Р¤РР“. 3-7 представляют СЃРѕР±РѕР№ упрощенные частичные схемы, иллюстрирующие модификации преобразователя РїРѕ фиг. 1. FIGS. 3 through 7 are simplified partial schematic diagrams illustrating modifications of the converter of FIG. 1. ПОДРОБНОЕ РћРџРРЎРђРќРР• DETAILED DESCRIPTION РќР° фиг. 1 источник 10 цифрового сигнала выдает последовательные знаки цифрового сигнала побитно-параллельно. Каждый СЃРёРјРІРѕР» разделен РїРѕ меньшей мере РЅР° РґРІРµ РіСЂСѓРїРїС‹ битов, Рё РІ иллюстративном варианте осуществления РіСЂСѓРїРїР° старших битов (MSB) подается посредством схем 11 РЅР° РІС…РѕРґС‹ различных каскадов регистра 12. Точно так же РіСЂСѓРїРїР° младших значащих битов (LSB) каждого символа подается РіСЂСѓРїРїРѕР№ схем 13 РЅР° РІС…РѕРґС‹ разных каскадов РґСЂСѓРіРѕРіРѕ регистра 16. Р’ каждой битовой РіСЂСѓРїРїРµ Рё РІ соответствующем РѕРґРЅРѕРј РёР· РґРІСѓС… регистров самая значащая битовая позиция находится РІРЅРёР·Сѓ (как показано РЅР° фиг. 1), Р° РґСЂСѓРіРёРµ битовые позиции находятся РІ последовательно более высоких позициях (как показано) РІ РїРѕСЂСЏРґРєРµ убывания или значение РІ расположении импульсного РєРѕРґР°, используемого для цифровых символов. Для иллюстративного варианта осуществления предполагается простой двоичный РєРѕРґ. In FIG. 1 a digital signal source 10 supplies successive digital signal characters in bit-parallel fashion. Each character is divided into at least two bit groups, and in the illustrative embodiment the most significant bit (MSB) group is applied by way of circuits 11 to different stage inputs of a register 12. Similarly, the least significant bit (LSB) group of each character is applied by a group of circuits 13 to different stage inputs of another register 16. In each bit group, and in the corresponding one of the two registers, the most significant bit position is at the bottom (as illustrated in FIG. 1) and the other bit positions are in successively higher positions (as illustrated) in decreasing orders or significance in the pulse code arrangement used for the digital characters. A simple binary code is assumed for the illustrative embodiment. Доля битов, включенных РІ каждую битовую РіСЂСѓРїРїСѓ, должна быть определена для конкретного приложения как РєРѕРјРїСЂРѕРјРёСЃСЃ между скоростью работы схемы Рё сложностью резисторной сети, которая используется для объединения цифровых сигналов РёР· различных двоичных РїРѕСЂСЏРґРєРѕРІ. позиции РІ РѕРґРёРЅ аналоговый выходной сигнал. Было обнаружено, что для иллюстративного варианта осуществления, С‚.Рµ. цифро-аналогового преобразователя либо речевых, либо видеосигналов РІ телефонной системе, выгодно равное разделение между наиболее значащими Рё наименее значащими битовыми группами. The proportion of the bits included in each bit group must be determined for a particular application as a compromise between the speed of circuit operation and the complexity of a resistor network, to be further discussed, which is utilized for combining digital signals from various binary order positions into a single analog output signal. It has been found for the illustrative embodiment, i.e., a digital-to-analog converter for either voice or video signals in a telephone system, that an equal division between the most significant and least significant bit groups is advantageous. Дополнительный выход источника 10 цифрового сигнала используется для синхронизации источника 17 тактового сигнала, как схематично представлено схемой 18 синхронизации. Синхронизация предпочтительно достигается Р·Р° счет использования схемы 18 для восстановления синхронизации цифрового сигнала для подачи РЅР° источник 17 тактового сигнала. Последний источник имеет РЅР° выводе 15 первый выходной сигнал СЃ частотой символов цифровых сигналов, обеспечиваемых источником 10, Рё этот выход преимущественно имеет частоту 2 МГц, как показано РЅР° чертеже. Этот выход подается через вентиль совпадения, такой как логический элемент Р 19, РІ качестве сигнала разрешения нагрузки РЅР° регистры 12 Рё 16. Строб 19 формирует высокий выходной сигнал РІ ответ РЅР° совпадение высоких входных сигналов. Выходной сигнал РѕС‚ вентиля 19 активирует входные вентили (РЅРµ показаны отдельно) РЅР° различных этапах регистров, позволяя соответствующим битовым группам РёР· источника 10 перезаписывать содержимое соответствующих регистров. РўРѕС‚ же самый выход логического элемента 19 также соединен СЃ помощью РїСЂРѕРІРѕРґР° 20 для установки заданного числа N РІ дополнительный регистр 21 посредством проводных установочных соединений, отдельно РЅРµ показанных РЅР° чертеже. A further output of the digital signal source 10 is employed for synchronizing a clock signal source 17 as schematically represented by a synchronizing circuit 18. Synchronization is advantageously achieved by utilizing the circuit 18 to recover digital signal timing for application to the clock source 17. The latter source has on a lead 15 a first output at the character rate of digital signals provided by source 10, and this output is advantageously at a 2-MHz rate as illustrated in the drawing. That output is coupled through a coincidence gate, such as the AND gate 19, as a load enabling signal to the registers 12 and 16. Gate 19 produces a high output signal in response to a coincidence of high input signals. The output signal from gate 19 enables input gates (not separately shown) at the various stages of the registers to allow the respective bit groups from source 10 to overwrite the contents of the respective registers. The same output of gate 19 is also coupled by way of a lead 20 to set a predetermined number N into a further register 21 by means of wired setting connections not separately shown in the drawing. РџРѕ причинам, которые станут очевидными, число N предпочтительно равно половине числа цифровых шагов РІ полном диапазоне цифровых чисел, представленном количеством битов РІ наименее значащей РіСЂСѓРїРїРµ битов, предоставленной источником 10. Другими словами, если предусмотрено четыре бита, как показано РЅР° фиг. 1 представлены шестнадцать цифровых шагов, полный счет будет равен 16, Рё поэтому N предпочтительно выбирают равным 8. For reasons that will become evident, the number N is preferably equal to half the number of digital steps in the full digital number range represented by the number of bits in the least significant bit group provided by source 10. In other words, where four bits are provided, as shown in FIG. 1, sixteen digital steps are represented, a full count would be equal to 16, and N is therefore advantageously selected to be 8. Рсточник 17 тактового сигнала имеет РЅР° выводе 14 второй синхронизированный выходной сигнал СЃ частотой, достаточной для того, чтобы обеспечить желаемое количество цифровых накоплений, как будет описано ниже, РІ течение времени РѕРґРЅРѕРіРѕ символа сигналов, обеспечиваемых источником 10. Время символа — это интервал времени, РІ течение которого конкретный СЃРёРјРІРѕР» присутствует РІ регистрах 12 Рё 16. РќР° фиг. 1 этот тактовый выход преимущественно обеспечивается РЅР° частоте 32 МГц. Р’ целом, однако, количество накоплений, используемых РІ преобразователе, равно количеству цифровых шагов, которые РјРѕРіСѓС‚ быть обозначены полным диапазоном цифровых чисел, представленным количеством битов РІ младшей значащей битовой РіСЂСѓРїРїРµ. Тактовый сигнал СЃ частотой 32 МГц подается РІ качестве РѕРґРЅРѕРіРѕ РІС…РѕРґР° РЅР° логический элемент Р 19, Р° также используется РІ качестве РІС…РѕРґР°, разрешающего нагрузку, для регистра 21 Рё для дополнительного регистра 22. Этот разрешающий РІС…РѕРґ РІ регистр 21 соединен СЃ помощью логического элемента Р 23, который также имеет инвертирующий РІС…РѕРґ РІ РІРёРґРµ вывода 26 РѕС‚ выхода логического элемента 19, так что побитовый параллельный РІРІРѕРґ РІ регистр 21 запрещается РІРѕ время каждого такта загрузки символов. время, РєРѕРіРґР° РЅР° выходе логического элемента 19 высокий уровень. Clock source 17 has on a lead 14 a second synchronized output at a rate which is sufficient to allow a desired number of digital accumulations, as will be subsequently described, within one character time of signals provided by source 10. A character time is the time interval that a particular character is present in the registers 12 and 16. In FIG. 1 this clock output is advantageously provided at the 32-MHZ rate. In general, however, the number of accumulations employed in the converter is equal to the number of digital steps that can be signaled by the full digital number range represented by the number of bits in the least significant bit group. The 32-MHz clock signal is supplied as one input to the AND gate 19 and is also utilized as a load enabling input for the register 21 and for an additional register 22. This enabling input to the register 21 is coupled by way of an AND gate 23 which also has an inverting input by way of a lead 26 from the output of gate 19 so that the bit-parallel input to register 21 is inhibited during each characterloading clock time when the output of gate 19 is high. Запрет предотвращает помехи РѕС‚ параллельного РІС…РѕРґР° битов СЃ предустановленным значением N. The inhibit prevents interference by the bit parallel input with the presetting to N. РРќР–РР . 2 представляет СЃРѕР±РѕР№ временную диаграмму различных событий РІ работе преобразователя РїРѕ фиг. 1. РќР° СЂРёСЃСѓРЅРєРµ показаны импульсы напряжения РЅР° синхронизированных выходах 2 МГц Рё 32 МГц источника 17 тактового сигнала. Здесь РІРёРґРЅРѕ, что каждый тактовый импульс частотой 2 МГц совпадает РїРѕ времени СЃ каждым нулевым импульсом последовательности тактовых импульсов частотой 32 МГц. Другими словами, шестнадцать РёР· наиболее частых тактовых импульсов обеспечиваются РІ каждом символьном интервале сигналов, поступающих РѕС‚ источника 10. FIG. 2 is a timing diagram of various events in the operation of the converter of FIG. 1. Illustrated in the figure are voltage pulse events in the synchronized 2-MHz and 32-MHz outputs of the clock source 17. It can be seen there that each 2-MHz clock pulse occurs in time coincidence with each number 0 pulse of the 32-MHz clock pulse train. In other words, sixteen of the more frequent clock pulses are provided in each character time of the signals provided from source 10. Выходы соответствующих каскадов регистра 16 подаются РЅР° РІС…РѕРґС‹ суммирования цифрового параллельного сумматора 27, который принимает РІ качестве РІС…РѕРґРѕРІ стартера соответствующие выходы каскадов регистра 21. Выходы четырех битов сумматора сумматора 27 подаются РЅР° соответствующие РІС…РѕРґС‹ каскада регистра 21, Рё РЅР° выводе 28 появляется выход переноса переполнения. Сумматор 27 может быть любого подходящего цифрового типа, который параллельно принимает многобитовые входные данные Рё выдает многобитовые выходные данные. РћРґРЅРёРј РёР· таких сумматоров является арифметико-логическое устройство Texas Instruments SN74S181, которое появляется РЅР° страницах СЃ 23 РїРѕ 26 РІ брошюре Texas Instruments CC-408 71123-62-HI, озаглавленной «Новый РўРўР› Шоттки для инженеров-проектировщиков». " Respective stage outputs of register 16 are applied to addend inputs of a digital parallel adder 27 which receives as augend inputs the respective stage outputs of the register 21. Four sum bit outputs of the adder 27 are applied to respective stage inputs of the register 21 and an overflow carry output appears on a lead 28. The adder 27 can be of any suitable digital type which receives multibit inputs in parallel and produces multibit outputs. One such adder is the Texas Instruments arithmetic logic unit SN74S181 which appears at pages 23 through 26 in the Texas Instruments pamphlet CC-408 71123-62-HI entitled "New Schottky TTL for Design Engineers. " РљРѕРіРґР° схема преобразователя РїРѕ фиг. 1, регистр 21 устанавливается РІ состояние двоичной 8, как описано ранее, РІРѕ время начального тактового импульса 32 МГц СЃ номером 0. Выход вентиля 23 препятствует вмешательству РІ эту операцию предварительной установки Р±РёС‚-параллельных РІС…РѕРґРѕРІ РІ регистр 21 РѕС‚ сумматора 27. Выходы регистров 16 Рё 21 непрерывно подаются РЅР° сумматор 27, Рё этот сумматор непрерывно работает, чтобы подавать биты СЃСѓРјРјС‹ РЅР° РІС…РѕРґС‹ регистра 21. Сформированная СЃСѓРјРјР° РЅРµ вводится РІ регистр 21 РґРѕ следующего тактового импульса, РЅРѕ переносы переполнения подаются через вывод 28 РЅР° дополнительный параллельный цифровой сумматор 29, как только РѕРЅРё генерируются. Такие переносы добавляются Рє содержимому регистра РіСЂСѓРїРїС‹ старших битов 12. Это последнее добавление преимущественно выполняется РІ позиции младшего значащего бита сумматора 29. When the converter circuit of FIG. 1 is initialized, the register 21 is set to the binary 8 state, as previously described, at the time of the initial 32-MHz clock pulse number 0. The output of gate 23 prevents interference with that presetting operation by the bitparallel inputs to the register 21 from the adder 27. Outputs of register 16 and 21 are applied continuously to the adder 27, and that adder operates continuously to provide sum bits to inputs of register 21. The sum formed is not entered into register 21 until a succeeding clock pulse time, but overflow carries are applied by way of the lead 28 to a further parallel digital adder 29 as soon as they are generated. Such carries are added to the contents of the most significant bit group register 12. This latter addition is advantageously accomplished at the least significant bit position of the adder 29. РРќР–РР . 2 показан СЃРїРѕСЃРѕР±, которым содержимое регистра 21 изменяется РІ течение времени РѕРґРЅРѕРіРѕ символа, Р° также указана результирующая генерация импульсов переноса переполнения, которые применяются Рє отведению 28. Эти иллюстрации РЅР° фиг. 2 представлены для случая младшей значащей РіСЂСѓРїРїС‹ битов 0111, представляющей десятичное число 7. Таким образом, РїСЂРё первом тактовом импульсе числа 0 РІ регистр 21 загружается число 8 РІ ответ РЅР° сигнал РЅР° выводе 20. РўРѕ же число 8, разумеется, связано выводами 24 СЃ сумматором 27, так что двоичная СЃСѓРјРјР°, соответствующая десятичному числу 15, появляется РЅР° входах регистра 21, Р° РЅР° выводе 28 РЅРµ подается импульс переноса. РџСЂРё появлении тактового импульса номер 1 РІ регистре 21 сохраняется число 15; Рё новая СЃСѓРјРјР° 6 РїРѕ модулю 16 обеспечивается выходом сумматора 27 РЅР° входах регистра 21; импульс переноса подается РЅР° отведение 28. Р’Рѕ время тактового импульса номер 2 регистр 21 разрешается для загрузки Рё принимает РЅРѕРІСѓСЋ СЃСѓРјРјСѓ 6, Р° соответствующий выходной сигнал регистра заставляет сумматор 27 формировать дополнительную РЅРѕРІСѓСЋ СЃСѓРјРјСѓ 13 без переноса, которая доступна РЅР° РІС…РѕРґС‹ регистра 21. FIG. 2 illustrates the manner in which the content of register 21 changes over one character time, and it also indicates the resultant generation of overflow carry pulses which are applied to the lead 28. These illustrations in FIG. 2 are represented for the case of a least significant bit group of 0111 representing the decimal number 7. Thus, at the first number 0 clock pulse, the number 8 is loaded into the register 21 in response to the signal on the lead 20. The same number 8 is, of course, coupled by the leads 24 to the adder 27 so that the binary sum corresponding to decimal number 15 appears at the inputs to register 21 and no carry pulse is provided on the lead 28. Upon the occurence of clock pulse number 1, the number 15 is stored in register 21; and a new sum of 6, modulo-16, is provided by the output of adder 27 at register 21 inputs; and a carry pulse is provided on lead 28. At the time of the clock pulse number 2, register 21 is enabled for loading and takes in the new sum of 6, and the corresponding register output causes the adder 27 to form a further new sum of 13, without a carry, which is available to the inputs of the register 21. Накопление продолжается РїРѕ модулю 16 РІ течение оставшейся части времени символа Рё генерируются импульсы переноса, как показано РЅР° фиг. 2. Accumulation continues, modulo-16, for the remainder of the character time and generating carry pulses as illustrated in FIG. 2. РР· фиг. 2 РІРёРґРЅРѕ, что импульсы переноса распределены РїРѕ времени символа, Р° ЕДРРќРЦЫ Рё НУЛРраспределены равномерно РїРѕ времени Рё приблизительно симметричны относительно средней точки времени символа. Таким образом, шум модуляции возникает РЅР° высокой частоте Р·Р° пределами РѕСЃРЅРѕРІРЅРѕР№ полосы частот. РР· вышеприведенной операции РІРёРґРЅРѕ, что РіСЂСѓРїРїС‹ наименее значащих битов СЃ меньшим значением РёР· источника 10 Р±СѓРґСѓС‚ создавать меньше переносов, Р° РіСЂСѓРїРїС‹ битов СЃ более высокими значениями Р±СѓРґСѓС‚ создавать больше переносов. Различные значения N вызовут СЃРґРІРёРі РѕСЃРё симметрии распределения Рё, таким образом, Р±СѓРґСѓС‚ иметь тенденцию Рє увеличению шума модуляции. Скорость работы преобразователя ограничена скоростью, СЃ которой РІ сумматоре 27 РјРѕРіСѓС‚ быть объединены многобитовые слагаемые Рё агенды. It can be seen from FIG. 2 that the carry pulses are distributed across the character time and that the ONEs and ZEROs are distributed evenly with respect to time and are approximately symmetrical with respect to the midpoint of the character time. Thus modulation noise occurs at a high frequency outside the baseband. From the foregoing operation it can be seen that least significant bit groups of lower value from source 10 will produce fewer carries, and bit groups of higher value will produce more carries. Different values of N would cause a shift in the symmetrical axis of the distribution and thus would tend to increase modulation noise. The speed of operation of the converter is limited by the rapidity with which multibit addends and augends can be combined in the adder 27. Сумматор 29 РЅР° фиг. 1 того же типа, что Рё сумматор 27. 4-битный выходной сигнал принимается сумматором 29 РёР· регистра 12 старшей РіСЂСѓРїРїС‹ битов без нарушения числового содержимого регистра. Необходим только РѕРґРёРЅ Р±РёС‚ augend, предоставляемый отведением 28. Каждый перенос РёР· сумматора 27 добавляется РІ сумматоре 29 Рє старшей РіСЂСѓРїРїРµ битов, Р° 4-битовая СЃСѓРјРјР° плюс выходной Р±РёС‚ переноса переполнения подается РёР· сумматора 29 РЅР° соответствующие РІС…РѕРґС‹ каскада регистра 22. Здесь СЃРЅРѕРІР° самая значащая позиция бита находится РІРЅРёР·Сѓ (как показано РЅР° чертеже) регистра 22, Р° РґСЂСѓРіРёРµ биты располагаются РІ последовательно более высоких позициях, соответствующих убывающим порядкам двоичной значимости. Бит переноса переполнения РёР· сумматора 29 подается РІ позицию старшего бита РІ регистре 22. Этот регистр РїСЂРѕРёР·РІРѕРґРёС‚ выборку выходного сигнала сумматора 29 РІРѕ время каждого РёР· нагрузочных импульсов частотой 32 МГц РѕС‚ источника тактового сигнала 17. Таким образом, очевидно, что содержимое регистра 22 представляет СЃРѕР±РѕР№ последовательные индивидуальные СЃСѓРјРјС‹ сигналов, поступающих РёР· регистра 12 Рё отвода 28, Р° РЅРµ представляет СЃРѕР±РѕР№ повторяющееся накопление, как РІ случае регистра 21. Adder 29 in FIG. 1 is of the same type as the adder 27. A 4-bit output is received by adder 29 from most significant bit group register 12 without disturbing the numerical contents of the register. Only the single bit augend provided by lead 28 is necessary. Each carry from adder 27 is added in the adder 29 to the most significant bit group, and the 4-bit sum plus an overflow carry bit output are coupled from the adder 29 to the respective stage inputs of the register 22. Here again the most significant bit position is at the bottom (as illustrated in the drawing) of the register 22 and other bits are arranged in successively higher positions corresponding to decreasing orders of binary significance. The overflow carry bit from adder 29 is supplied to the most significant bit position in register 22. That register samples the output of adder 29 at the time of each of the 32-MHz loading pulses from clock source 17. It is thus apparent that the contents of register 22 represent successive individual sums of the signals provided from register 12 and lead 28 rather than representing a recurrent accumulation as was the case for register 21. Выход сумматора 29 увеличивается РІ начале каждого импульса переноса РѕС‚ отведения 28 Рё уменьшается РІ конце каждого такого импульса переноса. Таким образом, крайними вариантами операции были Р±С‹ условия «все РќРЈР›РВ» Рё «все ЕДРРќРЦЫ» для наименее значащей РіСЂСѓРїРїС‹ битов РІ регистре 16. Р’ случае РіСЂСѓРїРїС‹ младших значащих битов СЃРѕ всеми НУЛЕМ содержимое регистра 21 останется неизменным РІ течение времени символа, Рё переносы РЅРµ Р±СѓРґСѓС‚ генерироваться. Таким образом, выход сумматора 29 Рё содержимое регистра 22 также остаются постоянными РІ течение всего символьного времени. РЎ РґСЂСѓРіРѕР№ стороны, РіСЂСѓРїРїР° младших значащих битов РІ регистре 16, равная Рћ”РРќ, будет генерировать импульс переноса РЅР° отведении 28 РІРѕ время каждого 32-мегагерцового тактового импульса РІРѕ время символа, Р·Р° исключением девятого импульса. Таким образом, будет обеспечиваться непрерывный РІРІРѕРґ переноса, Р·Р° исключением девятого интервала. Следовательно, РїСЂРё любых условиях для наименее значащей РіСЂСѓРїРїС‹ битов символов, обеспечиваемой источником 10, сигнал переноса РЅР° выводе 28 всегда приблизительно симметрично Рё равномерно распределен РІРѕ временном отношении относительно средней точки времени символа. The output of adder 29 increases at the onset of each carry pulse from lead 28 and decreases at the end of each such carry pulse. Thus, the extremes of operation would be the all-ZERO and all-ONE conditions for the least significant bit group in register 16. In the case of an all ZERO least significant bit group, the contents of register 21 would remain unchanged throughout a character time and no carries would be generated. Thus, the output of adder 29 and the content of register 22 likewise remain constant during the full character time. On the other hand, an all-ONE least significant bit group in register 16 would produce a carry pulse on lead 28 during every 32-MHz clock pulse in the character time except during the ninth pulse. Thus, a continuous carry input would be provided except during the ninth interval. Consequently, in any condition for the least significant bit group of characters provided by source 10, the carry signal on lead 28 is always approximately symmetrically and evenly distributed in a time sense with respect to the midpoint of a character time. Это представляет СЃРѕР±РѕР№, РїРѕ существу, высокочастотный компонент шума, который находится РІРЅРµ полосы частот модулирующих сигналов Рё легко поддается фильтрации. This represents an essentially high frequency noise component which would be out of baseband and easily filterable. РљСЂРѕРјРµ того, операции цифрового сложения, выполняемые сумматорами 27 Рё 29, РјРѕРіСѓС‚ выполняться довольно быстро. Возможности скорости значительно выше, чем возможности преобразователей предшествующего СѓСЂРѕРІРЅСЏ техники, включая преобразователь вышеупомянутого приложения Candy, чтобы обеспечить работу РІ сравнительно большом диапазоне амплитуд, необходимом для систем голосовой частоты. Furthermore, digital adding operations carried out by adders 27 and 29 can be accomplished quite rapidly. The speed capability is sufficiently greater than the capability of prior art counting-type converters, including the converter of the aforementioned Candy application, to permit operation over the comparatively large amplitude range required for voice frequency systems. Выходы регистра 22 непрерывно подаются РѕС‚ соответствующих его каскадов через цепь 30 резисторной ступенчатой схемы Рё фильтр 31 нижних частот РЅР° выходные клеммы 32 преобразователя. Фильтр 31 имеет частоту среза чуть ниже частоты, равной половине скорости, СЃ которой символы поступают РёР· источника 10. Сопротивления цепи 30 выбираются для получения уровней выходного аналогового сигнала, которые РјРѕРіСѓС‚ быть представлены старшей битовой РіСЂСѓРїРїРѕР№ общего символа РёР· источника 10. Различные формы резисторной сети РјРѕРіСѓС‚ быть успешно использованы РІ зависимости РѕС‚ конкретного характера желаемого преобразования, как указано РІ вышеупомянутой заявке JC Candy. Р’ системе линейного кодирования, использующей простое двоичное кодирование, цепь резисторов типа, показанного РЅР° фиг. 1 преимущественно используется. Р’ этой схеме предусмотрен выходной резистор 33 Рё ответвительные резисторы СЃ 36 РїРѕ 40 для соединения соответствующих выходов регистра 22 СЃ соответствующими выводами последовательно соединенных резисторов делителя 41, 42, 43 Рё 46. Outputs of register 22 are continuously provided from the respective stages thereof through a resistor ladder network 30 and a low-pass filter 31 to converter output terminals 32. Filter 31 has a cutoff frequency just below a frequency equal to one-half of the rate at which characters are supplied from source 10. Resistances of network 30 are selected to produce output analog signal levels that can be represented by the most significant bit group of a total character from source 10. Various forms of resistor network can be advantageously employed depending upon the particular nature of the conversion which is desired, as outlined in the aforementioned J. C. Candy application. In a linear coding system employing straightforward binary coding, a resistor network of the type illustrated in FIG. 1 is advantageously employed. In this network an output resistor 33 and tap resistors 36 through 40 are provided for coupling the respective outputs of register 22 to corresponding terminals of series-connected divider resistors 41, 42, 43, and 46. Дополнительный ответвительный резистор 44 подключен между землей Рё концом делителя ответвительного резистора 36. Сопротивления каждого ответвительного резистора Рё резисторов 33 Рё 44 преимущественно приблизительно РІРґРІРѕРµ превышают сопротивление каждого РёР· РґСЂСѓРіРёС… резисторов делителя. Таким образом, ступенчатые резисторы Рё резисторы 33 Рё 44 преимущественно имеют сопротивление 1000 РћРј каждый, Р° резисторы делителя имеют сопротивление 500 РћРј каждый, Рё РІСЃРµ РѕРЅРё относятся Рє классу РґРѕРїСѓСЃРєР° плюс-РјРёРЅСѓСЃ 1 процент. Выходная клемма резисторной сети представляет СЃРѕР±РѕР№ клемму 47 РЅР° стыке выходного резистора 33 Рё наиболее значимого ответвительного резистора 40. Р’СЃРµ различные ответвительные резисторы подключены Рє выходам регистра 22, которые выдают логическую ЕДРРќРЦУ РІ ответ РЅР° РІС…РѕРґ логической ЕДРРќРЦЫ РЅР° соответствующем каскаде. An additional tap resistor 44 is connected between ground and the divider end of tap resistor 36. Resistances of each of the tap resistors and of resistors 33 and 44 are advantageously of approximately twice the resistance of each of the other divider resistors. Thus, tap resistors and resistors 33 and 44 are advantageously each 1000 ohms and divider resistors are each 500 ohms, and all are of the plus or minus 1 percent tolerance class. The resistor network output terminal is a terminal 47 at the junction of the output resistor 33 and the most significant tap resistor 40. The various tap resistors are all connected to outputs of register 22 which produce a logical ONE in response to a logic ONE input on the corresponding stage. РРќР–РР . 3 иллюстрирует модификацию фиг. 1 для обработки сегментированной импульсно-РєРѕРґРѕРІРѕР№ модуляции или логарифмически компандированного сигнала. Такой сигнал часто используется для передачи информации Рѕ Р·РІСѓРєРѕРІРѕР№ частоте. Р’ таком сигнале старший Р±РёС‚ является знаковым битом, остальные биты старшей РіСЂСѓРїРїС‹ битов идентифицируют РѕРґРёРЅ РёР· множества сегментов амплитуды логарифмически увеличивающегося размера, Р° РіСЂСѓРїРїР° наименее значащих битов идентифицирует РѕРґРёРЅ РёР· множества интервалов амплитуды одинакового размера РІ любом сегменте. . Схемы РЅР° фиг. 3 аналогичны тем, которые для той же цели РїРѕРґСЂРѕР±РЅРѕ описаны РІ вышеупомянутой заявке J.C. Candy, Рё поэтому описаны здесь только РІ общих чертах. Таким образом, преобразователь 34 двоичного РєРѕРґР° РІ n РёР· m соединяет двоично-кодированный выход сумматора 29 СЃРѕ входами регистра 22'. Р’ транслированном выводе n — это количество наименее значимых РёР· m выходов транслятора, РЅР° которые подается питание для представления любого заданного двоичного РІРІРѕРґР°. FIG. 3 illustrates a modification of the FIG. 1 converter to accommodate a segmented pulse code modulation, or logarithmically, companded signal. Such a signal is often employed for transmission of audio frequency information. In such a signal the most significant bit is a sign bit, remaining bits of the most significant bit group identify one of plural amplitude segments of logarithmically increasing size, and the least significant bit group identifies one of plural equally-sized amplitude intervals within any segment. Circuits of FIG. 3 are similar to those for the same purpose described in detail in the aforementioned J. C. Candy application and are, therefore, described here only in outline. Thus, a binary-to-n-out-of-m code translator 34 couples the binary coded output of adder 29 to inputs of the register 22'. In the translated output, n is the number of the least significant of the m translator outputs that are energized to represent any given binary input. Старший Р±РёС‚ РІ регистре 12 является битом знака, Рё РІ формате логической схемы СЃ РґРІРѕР№РЅРѕР№ шиной РѕРЅ РѕР±С…РѕРґРёС‚ сумматор 29, транслятор 34 Рё регистр 22' для управления логикой 45 выбора истинного дополнения. Последняя логика выбирает либо истинную, либо дополнительную форму выходных сигналов регистра 22' для применения Рє цепи резисторов 30'. Детали РѕРґРЅРѕР№ предпочтительной формы для каждого РёР· транслятора 34, логики 45 выбора Рё сети 30' включены РІ упомянутую заявку J.C. Candy. The most significant bit in register 12 is the sign bit and it is, in double-rail logic format bypassed around adder 29, translator 34, and register 22' to control truecomplement selecting logic 45. The latter logic selects either the true or the complement form of register 22' outputs for application to resistor network 30'. Details of one advantageous form for each of translator 34, selecting logic 45, and network 30' are included in the mentioned J. C. Candy application. РРќР–РР . 4 представляет СЃРѕР±РѕР№ модифицированную принципиальную схему части преобразователя РїРѕ фиг. 1, Рё РѕРЅ изменен РІ отношении части, используемой для определения РІ цифровом РІРёРґРµ количества Рё распределения аналоговых дополнений амплитуды, предоставляемых РІ ответ РЅР° последовательность сигнальных импульсов РЅР° отведении 28. Р’ этом варианте осуществления последовательность синхронизированных тактовых импульсов СЃ частотой 32 МГц РѕС‚ источника 17 РїСЂРёРІРѕРґРёС‚ РІ действие двоичный умножитель 48 скорости любого подходящего типа. Р’ варианте осуществления умножителя, показанном РЅР° чертеже, последовательность тактовых импульсов управляет счетным РІС…РѕРґРѕРј четырехступенчатого счетчика 49. Этот счетчик сбрасывается РІ состояние «полностью НУЛЬ» каждым выходным импульсом логического элемента 19 РЅР° фиг. 1. Количество ступеней счетчика равно количеству битов РІ наименее значащей РіСЂСѓРїРїРµ битов, предоставленной, как указано выше, регистру 16. Двоичный ЕДРРќРЧНЫЙ выход каждого каскада РІ счетчике 49 подается РЅР° инвертирующий или запрещающий РІС…РѕРґ логических элементов Р 50, 51, 52 Рё 53 соответственно. Каждый такой выход счетчика также связан как разрешающий РІС…РѕРґ СЃ соответствующим логическим элементом Рвсех каскадов РІ более высоких двоичных порядках. FIG. 4 is a modified schematic diagram of a portion of the converter of FIG. 1, and it is modified in regard to the portion utilized to determine, in a digital fashion, the number and distribution of analog amplitude supplements provided in response to the signal pulse train on lead 28. In this embodiment the 32-MHz synchronized clock pulse train from source 17 drives a binary rate multiplier 48 of any convenient type. In the multiplier embodiment illustrated in the drawing, the clock pulse train drives the counting input of a 4-stage counter 49. That counter is reset to the all-ZERO state by each output pulse from gate 19 in FIG. 1. The number of counter stages is equal to the number of bits in the least significant bit group provided, as previously outlined, to the register 16. A binary ONE output of each stage in counter 49 is supplied to an inverting, or inhibiting, input of AND gates 50, 51, 52, and 53, respectively. Each such counter output is also coupled as an enabling input to the corresponding AND gate of all stages in higher binary orders. Каждый РёР· вентилей 50-53 имеет СЃРІРѕР№ выход, связанный РІ качестве управляющего РІС…РѕРґР° СЃ РґСЂСѓРіРёРј РёР· РіСЂСѓРїРїС‹ вентилей Р 56, 57, 58 Рё 59 выбора частоты соответственно. Элементы 56-59 активируются соответствующими выходами регистра 16 младшей значащей РіСЂСѓРїРїС‹ битов для выбора различных выходных частот РёР· двоичного умножителя 48 скорости РІ соответствии СЃРѕ значением РіСЂСѓРїРїС‹ младших значащих битов РІ регистре 16. Как известно специалистам РІ данной области техники, двоичный умножитель скорости описанного типа создает последовательности выходных импульсов РІ последовательных периодах времени символов, длительность которых интегрально связана СЃРѕ скоростью счета РІ счетчике 49, Рё РІ котором импульсы приблизительно симметрично распределены РїРѕ времени символов. относительно середины времени персонажа. Такие последовательности импульсов подаются РЅР° вывод 28, который подает однобитовый РІС…РѕРґ РЅР° сумматор 29 РЅР° фиг. 1. Each of the gates 50 through 53 has its output coupled as an actuating input to a different one of a group of frequency-selecting AND gates 56, 57, 58, and 59, respectively. The gates 56 through 59 are enabled by the respective outputs of the least significant bit group register 16 to select different output frequencies from the binary rate multiplier 48 according to the value of the least significant bit group in register 16. As is known to those skilled in the art, a binary rate multiplier of the type described produces output pulse trains in successive character times of duration integrally related to the counting rate in the counter 49 and wherein the pulses are approximately symmetrically distributed across the character time with respect to the midpoint of the character time. Such pulse trains are applied to the lead 28 which supplies the single-bit input to the adder 29 of FIG. 1. Определенные дополнительные преимущества становятся доступными РІ типах интерполяции цифро-аналоговых преобразователей типа, описанного здесь, Рё РІ вышеупомянутом приложении J.C. Candy Р·Р° счет операций временного сжатия преобразователя. Эти преимущества включают смещение шума модуляции РІ более высокий частотный диапазон РІ приложениях преобразователя, РіРґРµ такой шум значителен. Временное сжатие также расширяет возможности совместного использования преобразователя РІРѕ времени между несколькими сигнальными каналами мультиплексирования СЃ временным разделением. РљСЂРѕРјРµ того, временное сжатие может уменьшить хорошо известный спектральный спад РЅР° высокочастотном конце спектра для ситуаций, РІ которых данный цифровой СЃРёРјРІРѕР» сохраняется РІ течение всего времени цифровой выборки. Р¤РР“. 5-7 РІ настоящей заявке относятся Рє иллюстративным модификациям схемы РЅР° фиг. 1 для достижения вышеупомянутого сжатия времени различными способами. Certain additional advantages become available in interpolation types of digital-to-analog converters of the type described herein and in the aforementioned J. C. Candy application by time compressing operations of the converter. These advantages include the shifting of modulation noise to a higher frequency range in converter applications where such noise is significant. Time compression also enhances the capability for time-sharing a converter among plural time division multiplex signal channels. In addition, time compression can reduce the well-known spectral droop at the high frequency end of the spectrum for situations in which a given digital character persists for the full duration of a digital sample time. FIGS. 5 through 7 in the present application are directed to illustrative modifications of the circuit of FIG. 1 for achieving the aforementioned time compression in different ways. РРќР–РР . 5 представляет СЃРѕР±РѕР№ частичную блок-схему Рё линейную схему, иллюстрирующую модификации преобразователя РїРѕ фиг. 1 для времени, сжимающего каждый цифровой СЃРёРјРІРѕР» так, чтобы время символа занимало только РѕРґРЅСѓ четверть времени выборки. Следует напомнить, что «время символа» представляет СЃРѕР±РѕР№ время, РІ течение которого СЃРёРјРІРѕР» доступен РІ регистрах 12 Рё 16 РЅР° фиг. 1, РЅРѕ «время выборки» здесь используется для обозначения времени, РІ течение которого СЃРёРјРІРѕР» доступен РЅР° выходе источника 10. Упомянутая степень сжатия обеспечивает выгодное снижение вышеупомянутой характеристики спектрального спада. Было обнаружено, что для преобразователей интерполяционного типа, РІ которых шум модуляции является значительным фактором, например, для преобразователя вышеупомянутого приложеР