новая папка / 4006468

4006468-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006468A[]

ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION Это изобретение относится к устройству инициализации для динамической памяти и, более конкретно, к устройству, которое в сочетании со схемным средством для периодического обновления данных, представленных напряжением, хранящимся в его ячейках, вызывает запись напряжения, представляющего двоичные данные, нули или единицы. в ячейки памяти такой памяти в течение каждого цикла обновления после первоначальной подачи питания на память до тех пор, пока все ячейки каждого массива памяти не будут инициализированы, т. е. в них не будут записаны данные. This invention relates to initializing apparatus for a dynamic memory and more particularly to apparatus which, in conjunction with circuit means for periodically refreshing the data represented by a voltage stored in the cells thereof, causes voltage representing binary data, zeros or ones, to be written into the memory cells of such a memory during each refresh cycle after power is initially applied to the memory until all the cells of each array of the memory have been initialized, i.e., data has been written into them. В современном оборудовании обработки данных многие преимущества достигаются за счет использования полевых транзисторов с изолированным затвором, известных как МОП-транзисторы или МОП-транзисторы, для ячеек памяти цифрового компьютера. Для этой цели может использоваться как P-канальное, так и N-канальное устройство. Ячейки памяти, использующие МОП-транзисторы, требуют менее сложных технологий обработки и допускают большую плотность упаковки, характеристики которой приводят к значительной экономии стоимости таких запоминающих устройств и занимаемого ими объема. Это особенно важно из-за большого количества ячеек памяти, необходимых современным компьютерам. In modern data processing equipment many advantages are achieved by utilizing insulated gate field effect transistors known as MOS transistors or MOSFET transistors for the memory cells of a digital computer. Either P-channel or N-channel device may be utilized for this purpose. Memory cells utilizing MOS transistors require less complex processing techniques and permit a greater packing density which characteristics result in considerable savings in the cost of such memories and in the volume occupied by them. This is particularly important because of the large number of memory cells required by modern computers. Динамические запоминающие устройства, использующие МОП-транзисторы, имеют некоторые недостатки, которые ограничивают их использование в современном оборудовании обработки данных. Одним из недостатков динамической МОП-памяти является то, что данные, представленные напряжением, хранящимся в ячейке, ухудшаются или уменьшаются в значении относительно быстро в зависимости от времени и, таким образом, должны периодически обновляться или восстанавливаться, если требуется достоверность или точность данных. поддерживаться. Таким образом, такая память обязательно должна включать в себя схему, которая периодически обеспечивает циклы обновления, так что напряжение, хранящееся в каждой ячейке, периодически восстанавливается по существу до своего исходного значения до того, как вероятность того, что данные достоверны или правильны, уменьшится до неприемлемо низкого значения. Dynamic memories utilizing MOS transistors have some disadvantages which have limited their use in modern data processing equipment. One of the disadvantages of a dynamic MOS memory is that data represented by a voltage stored in a cell deteriorates or decreases in value relatively rapidly as a function of time and thus must be periodically refreshed or restored if the validity or accuracy of the data is to be maintained. Thus, such a memory must necessarily include circuitry which periodically provides refresh cycles so that the voltage stored in each cell is restored substantially to its original value periodically before the probability of the data being valid or correct is reduced to an unacceptably low value. Другой недостаток динамической памяти, использующей МОП-транзисторы для хранения данных, возникает, когда к памяти первоначально подается питание. В это время напряжения, хранящиеся в ячейках, по крайней мере, в достаточном количестве ячеек, чтобы быть статистически значимыми, будут иметь значения, представляющие двоичные данные, так что любые средства обнаружения и исправления ошибок (EDAC), которые обычно связаны с такой памятью, будут воспринимать неисправимые ошибки. В некоторых системах памяти с EDAC наличие таких ошибок предотвращает или запрещает запись данных в некоторые из ячеек по ячейке памяти или адресу, если такая ошибка или ошибки обнаруживаются в данных, хранящихся по этому адресу. Another disadvantage of dynamic memories utilizing MOS transistors for the storage of data occurs when power is initially applied to the memory. At that time the voltages stored in the cells in at least enough of the cells to be statistically significant will have values representing binary data such that any error detection and correction means (EDAC), such as are generally associated with such a memory, will sense uncorrectable errors. In some memory systems with EDAC the presence of such errors prevents or inhibits data from being written into some of the cells at a memory location or address if such an error or errors are detected in data stored at that address. В предшествующих динамических запоминающих устройствах MOS проблемы, связанные с первоначальным приложением питания к памяти, решались путем загрузки или считывания во все ячейки памяти данных из соответствующего источника, что иногда называлось начальной загрузкой памяти. При начальной загрузке памяти магнитные ленты или перфокарты, например, предоставляют данные для записи в ячейки памяти. Недостатком начальной загрузки памяти является то, что загрузка требует значительного периода времени, а также требует, чтобы для ее выполнения использовались все подсистемы компьютерной системы. In prior dynamic MOS memories the problems associated with the initial application of power to the memory was solved by loading or reading into all the locations of the memory data from an appropriate source, sometimes known as bootloading the memory. In bootloading a memory, magnetic tapes or punch cards, for example, provide the data to be written into the cells of the memory. A disadvantage of bootloading a memory is that bootloading requires a considerable period of time and also requires that all of the subsystems of a computer system be utilized to accomplish it. Недостатки предшествующего уровня техники устранены настоящим изобретением путем добавления схем, необходимых для периодического обновления ячеек памяти динамической памяти, так что, когда к памяти первоначально подается питание, схема обновления дополняется, так что она имеет возможность записи данные в каждую из ячеек памяти каждого из массивов, составляющих такую память. Скорость, с которой это происходит, составляет одну ячейку на массив за цикл обновления. Эта функция продолжается до тех пор, пока во все ячейки каждого массива памяти не будут записаны данные таким образом. Таким образом, настоящее изобретение устраняет необходимость начальной загрузки данных с перфокарт, магнитной ленты или магнитных дисков, когда компьютерная память изначально включена. The disadvantages of the prior art are alleviated by the present invention by supplementing the circuits required to periodically refresh the memory cells of the dynamic memory so that when power is initially applied to the memory the refresh circuitry is supplemented so that it has the capability of writing data into each of the memory cells of each of the arrays constituting such memory. The rate at which this happens is one cell per array per refresh cycle. This function continues until all the cells of each array of the memory have data written into them in this manner. Thus, the present invention eliminates the need for bootloading data from punch cards, magnetic tape, or magnetic disks when a computer memory is initially energized. Поэтому целью настоящего изобретения является создание нового и улучшенного устройства для инициализации динамической памяти. It is therefore an object of this invention to provide new and improved apparatus for initializing a dynamic memory. Другой целью настоящего изобретения является создание упрощенного устройства для инициализации динамической памяти. Another object of this invention is to provide simplified apparatus for initializing a dynamic memory. Еще одной целью настоящего изобретения является создание устройства для инициализации динамической памяти без использования данных от периферийных устройств, таких как перфокарты, магнитные ленты и магнитные диски. A further object of this invention is to provide apparatus for initializing a dynamic memory without using data from peripherals such as punch cards, magnetic tapes, and magnetic disks. Еще одной целью настоящего изобретения является создание устройства, которое инициализирует ячейки хранения динамической памяти такой памяти путем дополнения схем цикла обновления динамической памяти, чтобы такие схемы можно было использовать для записи данных в ячейки памяти. Still another object of this invention is to provide apparatus which initializes the dynamic memory storage cells of such a memory by supplementing the refresh cycle circuits of the dynamic memory so that such circuits can be used to write data into the cells of the memory. СУЩНОСТЬ ИЗОБРЕТЕНИЯ SUMMARY OF THE INVENTION Вышеупомянутые цели достигаются в настоящем изобретении путем предоставления устройства, которое в сочетании со средством схемы цикла обновления динамической памяти записывает двоичные данные в каждую из ячеек памяти, когда к памяти впервые подается питание. Когда устройство записывает данные во все ячейки памяти, оно само отключается, чтобы схема обновления работала в обычном режиме. Устройство, составляющее настоящее изобретение, является относительно простым и недорогим в изготовлении, и оно позволяет избежать необходимости загрузки памяти с периферийных устройств, использующих многие, если не все, подсистемы компьютера. The foregoing objects are achieved in the present invention by providing apparatus which in conjunction with the refresh cycle circuit means of the dynamic memory writes binary data into each of the memory cells when power is first applied to the memory. At the time the apparatus has written data into all the cells of the memory, it disables itself so that the refresh circuitry then functions in its normal manner. The apparatus constituting this invention is relatively simple and inexpensive to construct, and it avoids the necessity of bootloading the memory from peripheral devices utilizing many, if not all, of the subsystems of a computer. Другие задачи и преимущества настоящего изобретения станут очевидными из следующего описания, рассматриваемого в сочетании с прилагаемыми чертежами. Other objects and advantages of this invention will become apparent from the following description when taken in conjunction with the accompanying drawings. КРАТКОЕ ОПИСАНИЕ РИСУНКОВ BRIEF DESCRIPTION OF THE DRAWINGS ИНЖИР. 1 представляет собой схему одного варианта осуществления настоящего изобретения; FIG. 1 is a diagram of one embodiment of the present invention; ФИГ. 2-5 иллюстрируют детали различных частей устройства, показанного на фиг. 1. FIGS. 2-5 illustrate details of various portions of the appartus shown in FIG. 1. ФИГ. 6 и 7 - блок-схема, иллюстрирующая детали динамической МОП-памяти; FIGS. 6 and 7 is a block diagram which illustrate details of a dynamic MOS memory; ИНЖИР. 8 иллюстрирует схему типичной ячейки, используемой в динамической МОП-памяти; а также FIG. 8 illustrates the circuit of a typical cell used in a dynamic MOS memory; and ФИГ. 9-11 иллюстрируют формы сигналов, которые полезны для объяснения работы настоящего изобретения. FIGS. 9-11 illustrate waveforms which are useful in explaining the operation of the present invention. ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНОГО ВАРИАНТА ВОПЛОЩЕНИЯ DESCRIPTION OF THE PREFERRED EMBODIMENT На фиг. 1 схематично показаны необходимые схемы и компоненты управления для обновления данных, которые были записаны в динамическую память 21, и элементы изобретения, которые в сочетании со схемой обновления могут вызывать запись данных в динамическую память 21 при отключении питания 10. включенный. Основные проиллюстрированные компоненты представляют собой адресное средство для генерирования сигналов, которые представляют адрес ячейки каждой из матриц памяти, счетчик 11 адреса обновления; схема инициализации, триггер конца прохода 15 и вентили 22 и 23; средства управления и синхронизации 16; селектор адреса строки 18; селектор адреса столбца 19; и записать регистр данных 28. Динамическая память 21 может быть инициализирована, например, путем записи сигналов, представляющих нули, во все ячейки хранения данных всех ее массивов до того, как процессору 26 будет разрешено записывать данные в память 21. In FIG. 1 there is shown schematically the necessary circuit and control components to refresh data that has been written into dynamic memory 21 and the elements of the invention which in conjunction with the refresh circuitry can cause data to be written into dynamic memory 21 when power supply 10 is turned on. The major components illustrated are the address means for generating signals which represent the address of a cell of each of the arrays of the memory, refresh address counter 11; the initializing circuit, end of pass flip-flop 15 and gates 22 and 23; control and timing means 16; row address selector 18; column address selector 19; and write data register 28. Dynamic memory 21 can be initialized, for example, by writing signals representing zeros into all the data storage cells of all its arrays before processor 26 is enabled to write data into memory 21. Сигналы, представляющие двоичные нули, в предпочтительном примере присутствуют на шине DATA IN, поскольку выход источника питания 10 подключен к клемме R сброса каждой из защелок, составляющих регистр 28 записи данных, как показано на фиг. 4. Таким образом, при включении источника питания 10 выход каждой из защелок будет представлять собой двоичный ноль. Выход источника питания 10 также подключен к клеммам R сброса счетчиков 40 счетчика 11 адреса обновления и клеммам R сброса триггеров 60 и 61 схемы 16 управления и синхронизации, как показано на фиг. 2 и 3 соответственно. В результате при включении источника питания 10 сигналы R0-R9 счетчика 11 адресов обновления в предпочтительном варианте обозначают нулевую строку столбца нулем, а схема 16 управления и синхронизации также приводится в свое заданное инициализированное состояние. Следует отметить, что при включении источника питания 10 или включении генератора или тактового генератора 12 начнут формироваться сигналы ОБНОВЛЕНИЕ СИГНАЛОВ или тактовые сигналы, которые применяются для обновления адресного счетчика 11. Signals representing binary zeros, in a preferred example, are present on the DATA IN bus because the output of power supply 10 is connected to the reset terminal R of each of the latches constituting write data register 28 as is illustrated in FIG. 4. Thus, when power supply 10 is energized the output of each of the latches will represent a binary zero. The output of power supply 10 is also connected to the reset terminals R of counters 40 of refresh address counter 11 and the reset terminals R of flip-flops 60 and 61 of control and timing circuit 16 as is illustrated in FIGS. 2 and 3 respectively. As a result, when power supply 10 is turned on the signals R0 -R9 of refresh address counter 11 in the preferred embodiment designates row zero column zero, and the control and timing circuit 16 is also placed in its predetermined initialized condition. It should be noted that when power supply 10 is turned on or energized oscillator or clock 12 will begin to produce REFRESH CLOCK signals or clock signals which are applied to refresh address counter 11. Во время нормальной работы компьютера, часть которого показана на фиг. 1, т.е. после инициализации памяти 21 процессор 26 выдает сигналы адреса строки и столбца, данные, которые должны быть записаны в память 21, сигнал ЗАПРОС СИСТЕМНОГО ЦИКЛА, сигнал ЗАПИСИ и сигнал СТРОБ ДАННЫХ. Способ, которым процессор 26 считывает данные из динамической памяти 21, не показан, поскольку он является обычным и не является необходимым для объяснения настоящего изобретения. During normal operation of a computer, a portion of which is illustrated in FIG. 1, i.e., subsequent to initialization of memory 21, processor 26 will provide row and column address signals, the data to be written into memory 21, the SYSTEM CYCLE REQUEST signal, the WRITE signal, and the DATA STROBE signal. The manner in which the processor 26 reads data from dynamic memory 21 is not illustrated since this is conventional and is not necessary to explain the present invention. Периодически во время нормальной работы процессору 26 запрещается на определенный период времени запись или чтение данных из памяти. В течение этого периода счетчик 11 обновления подает сигнал ВРЕМЯ ОБНОВЛЕНИЯ на схему 16 управления и синхронизации. Как следствие, схема 16 управления и синхронизации выдает сигнал ОБНОВЛЕНИЯ, который направляет сигналы адресов строк и столбцов в динамическую память 21. В течение каждого периода обновления или цикла все ячейки в строке, соответствующей строке, обозначенной сигналами А0-А4 селектора 18 адреса строки каждого массива, будут обновляться. В типичной динамической МОП-памяти, предпочтительным вариантом которой является память с использованием элементов МОП-памяти с произвольным доступом с кремниевыми вентилями INTEL 1103, сигналы, хранящиеся в ячейке, должны обновляться каждые 2000 микросекунд, чтобы гарантировать, что сигнал, представляющий данные, хранящиеся в ячейке, остается правильным. . Таким образом, чтобы убедиться, что каждая ячейка в массиве обновляется до того, как вероятность того, что величина сигнала изменится до точки, где она не поддается определению, период циклов обновления делается равным или меньше максимального период надежного хранения ячеек, деленный на количество строк в массиве. Periodically during normal operation processor 26 is inhibited for a period of time from writing or reading data from the memory. During this period refresh counter 11 provides a REFRESH TIME signal to control and timing circuit 16. As a consequence, control and timing circuit 16 will provide a REFRESH signal which gates row and column address signals to dynamic memory 21. During each refresh period or cycle all the cells in a row corresponding to the row designated by the signals A0 - A4 of row address selector 18 of each array will be refreshed. In a typical dynamic MOS memory, the preferred embodiment being a memory using INTEL 1103 silicon gate MOS random access memory elements, the signals stored in a cell should be refreshed once every 2000 microseconds to insure that the signal representing data stored in a cell remains correct. Thus, in order to make sure that each cell in an array is refreshed before the probability that the magnitude of the signal has changed to the point where it is not determinable, the period of the refresh cycles is made equal to or less than the maximum reliable storage period of the cells divided by the number of rows in an array. Если, например, массив ячеек имеет 32 строки и 2000 мкс, пока уверенность в достоверности хранимых данных остается приемлемо высокой, то цикл обновления должен происходить не реже, чем раз в 64 мкс. В предпочтительном варианте цикл обновления был выбран один раз каждые 32 микросекунды, чтобы повысить степень уверенности в точности хранимых данных. Таким образом, в динамической памяти типичного типа MOS, где для цикла чтения/записи может потребоваться примерно одна микросекунда, 31 цикл работы динамической памяти 21 будет посвящен чтению или записи данных, а 32-й цикл будет посвящен обновлению данных. ячеек массивов динамической памяти по одной строке на массив за цикл обновления. If, for instance, the array of cells has 32 rows and 2000 microseconds is as long as confidence in the reliability of the stored data remains acceptably high, then a refresh cycle should occur no less frequently than once every 64 microseconds. In the preferred embodiment the refresh cycle was chosen as once every 32 microseconds to increase the degree of confidence in the accuracy of the data stored. Thus, in a typical MOS type of dynamic memory where it may require approximately one microsecond for a read/write cycle, 31 cycles of operation of dynamic memory 21 will be devoted to reading or writing data and the 32nd cycle will be devoted to refreshing the cells of the arrays of the dynamic memory one row per array per refresh cycle. Во время записи данных в динамическую память 21 из регистра записи данных 28 генератор 30 четности вырабатывает соответствующие биты четности, которые сохраняются в массивах памяти, используемой для этой цели, адреса ячеек в этих массивах одинаковы. как адрес данных, хранящихся в других массивах. During the time that data is being written into dynamic memory 21 from write data register 28, parity generator 30 will develop appropriate parity bits which are stored in arrays of the memory utilized for this purpose, the address of the cells in these arrays is the same as the address of the data stored in the other arrays. Поскольку настоящее изобретение относится к динамическим запоминающим устройствам МОП, полное описание таких запоминающих устройств было бы довольно длинным; кроме того, нет необходимости описывать все детали динамической МОП-памяти, чтобы полностью описать настоящее изобретение. Поэтому большая часть подробностей таких воспоминаний, которые хорошо известны в данной области техники, будут опущены в этом описании. Однако основное описание динамической ячейки памяти МОП будет дано для облегчения понимания среды, в которой находится настоящее изобретение. Соответственно, делается ссылка на фиг. 8, которая является схематической диаграммой основной ячейки памяти динамической МОП-памяти. Базовая ячейка памяти, показанная на фиг. 8 включает в себя МОП-транзистор 85а управления записью, МОП-транзистор 85b хранения, транзистор 85с управления чтением и усилитель 75 обновления. Каждый из транзисторов ячейки памяти МОП включает в себя исток, сток и затвор. Исток транзистора 85а управления записью подключен к линии DATA A, сток транзистора 85a подключен к затвору транзистора 85b, а затвор транзистора 85a подключен к линии WRITE SELECT. Since the present invention pertains to MOS dynamic memories, a full description of such memories would be quite lengthy; further, it is unnecessary to describe all the details of a dynamic MOS memory to completely describe the present invention. Therefore, most of the details of such memories which are well known in the art will be omitted from this description. However, a basic description of a dynamic MOS memory cell will be given to facilitate understanding the environment in which the present invention is placed. Accordingly, reference is made to FIG. 8 which is a schematic diagram of a basic memory cell of a dynamic MOS memory. The basic memory cell shown in FIG. 8 includes a write control MOS transistor 85a, a storage MOS transistor 85b, a read control transistor 85c and a refresh amplifier 75. Each of the transistors of the MOS memory cell includes a source, a drain and a gate. The source of write control transistor 85a is connected to the DATA A line, the drain of transistor 85a is connected to the gate of transistor 85b and the gate of transistor 85a is connected to the WRITE SELECT line. Каждый из МОП-транзисторов может быть МОП-транзистором или полевым транзистором на основе оксида металла и полупроводника. МОП-транзистор состоит из двух областей P-типа, истока и стока, если он используется на подложке N-типа. Затвор представляет собой алюминиевую пластину, изолированную от подложки слоем кремния или стекла. Если к истоку приложено положительное постоянное напряжение, так что исток более положителен, чем сток, ток будет течь от истока к стоку. Положительное смещение на затворе снижает проводимость между истоком и стоком MOSFET, а отрицательное смещение на затворе увеличивает проводимость. Each of the MOS transistors may be a MOSFET or metal oxide semiconductor field effect transistor. A MOSFET consists of two P type regions, the source and the drain, if used on an N type substrate. The gate is an aluminum plate insulated from the substrate by a layer of silicon or glass. If a positive DC voltage is applied to the source so that the source is more positive than the drain, current will flow from the source to the drain. A positive bias on the gate decreases conductivity between the source and the drain of the MOSFET and a negative bias on the gate increases the conductivity. Когда требуется запись в ячейку памяти, сигнал данных помещается на линию DATA A, а низкое напряжение подается на линию WRITE SELECT на фиг. 8. Низкое напряжение на затворе транзистора 85а включает транзистор 85а, так что сигнал или напряжение на линии ДАННЫЕ А будет приложено к затвору транзистора 85b и появится на конденсаторе 87. Конденсатор 87 не является отдельным физическим объектом, а представляет собой емкость между затвором транзистора 85b и напряжением смещения подложки VBB. Величина этой емкости конденсатора 87 довольно мала, так что для зарядки конденсатора 87 требуется лишь небольшое количество тока. Величина напряжения, хранящегося на конденсаторе 87, по существу такая же, как и напряжение, приложенное к линии DATA A. Полное сопротивление изоляции между затвором транзистора 85b и полупроводниковой подложкой таково, что через изоляционный материал между затвором и подложкой транзисторов может протекать очень небольшое количество тока, так что заряд, накопленный на конденсаторе 87, будет уменьшаться по мере того, как функция времени. When it is desired to write into a memory cell a data signal is placed on the DATA A line and a low voltage is placed on the WRITE SELECT line of FIG. 8. The low voltage on the gate of transistor 85a turns on transistor 85a so that the signal or voltage on DATA A line will be applied to the gate of transistor 85b and will appear across capacitor 87. Capacitor 87 is not a separate physical entity but represents the capacitance between the gate of transistor 85b and the substrate bias voltage VBB. The magnitude of this capacitance of capacitor 87 is quite small so that only a small amount of current is required to charge capacitor 87. The magnitude of voltage stored across capacitor 87 is substantially the same as the voltage applied on DATA A line. The impedance of the insulation between the gate of transistor 85b and the semiconductor substrate is such that a very small amount of current can leak through the insulating material between the gate and the substrate of the transistors so that the charge stored across capacitor 87 will decrease as a function of time. Таким образом, заряд или напряжение, которое представляет данные, хранящиеся в ячейке, также будет уменьшаться со временем. Чтобы предотвратить потерю данных, представленных величиной напряжения или заряда, хранящегося на конденсаторе 87, необходимо перезарядить или обновить сохраненное напряжение. Thus, a charge, or voltage, which represents data stored by the cell will also decrease with time. To prevent data represented by the magnitude of the voltage or charge stored across capacitor 87 from being lost, it is necessary to recharge or refresh the stored voltage. Когда желательно считать содержимое ячейки, на линию READ SELECT подается низкое значение напряжения, тем самым переводя транзистор 85c в проводящее состояние. Если на конденсаторе 87 хранится низкое значение напряжения, представляющее собой двоичный ноль, транзистор 85b станет проводящим, и напряжение VSS, подключенное к истоку транзистора 85b, будет приложено через транзисторы 85b и 85c к линии DATA B и через нее к линии DATA B. вход усилителя обновления 75. Усилитель 75 обновления усиливает и инвертирует напряжение VSS, тем самым обеспечивая низкое напряжение на выходе усилителя 75 обновления, который подключен к линии DATA A. Если бы на конденсаторе 87 хранилось высокое напряжение, представляющее собой двоичную единицу, это высокое напряжение сделало бы транзистор 85b непроводящим, так что напряжение VSS не подается на усилитель 75 обновления, в результате чего на вход усилителя 75 подается низкое значение напряжения. Усилитель 75 инвертирует это низкое напряжение, тем самым обеспечивая высокое напряжение, представляющее собой двоичную единицу, на линию DATA A. When it is desired to read the contents of a cell, a low value of voltage is placed on the READ SELECT line thereby rendering transistor 85c conductive. If a low value of voltage representing a binary zero is stored on capacitor 87, transistor 85b will be rendered conductive and the voltage VSS connected to the source of transistor 85b will be applied through transistors 85b and 85c to the DATA B line and through it to the input of refresh amplifier 75. Refresh amplifier 75 amplifies and inverts voltage VSS thereby providing a low voltage at the output of refresh amplifier 75 which is connected to the DATA A line. If a high voltage representing a binary one were stored on capacitor 87 this high voltage would make transistor 85b nonconductive so that voltage VSS is not applied to refresh amplifier 75 with the result that a low value of voltage is applied to the input of amplifier 75. Amplifier 75 inverts this low voltage, thereby providing a high voltage representing a binary one to the DATA A line. В показанной схеме низкое напряжение может быть приложено одновременно к линии READ SELECT и WRITE SELECT, так что данные или напряжение на конденсаторе 87 восстанавливаются до своего правильного значения через транзистор 85a. Другими словами, напряжение на линии ДАННЫЕ А подается через транзистор 85а управления записью для перезарядки конденсатора 87 до его начального значения; который фактически обновляет или восстанавливает напряжение, представляющее данные, хранящиеся в ячейке памяти, до его исходного значения. In the circuit shown, low voltages may be applied simultaneously to the READ SELECT and the WRITE SELECT line so that the data or voltage across capacitor 87 is restored to its correct value through transistor 85a. To state it another way, the voltage on DATA A line is gated through write control transistor 85a to recharge capacitor 87 to its initial value; which is in effect refreshing or restoring the voltage representing the data stored in the memory cell to its original value. Множество матриц или массивов 74, как показано на фиг. 6, в предпочтительном варианте до 80 ячеек памяти типа, показанного на фиг. 8, может быть устроен так, чтобы обеспечить часть типичной динамической памяти MOS для компьютера с каждой матрицей, имеющей 1024 ячейки. Каждый массив такой МОП-памяти может иметь свои 1024 ячейки, расположенные в 32 строки и 32 столбца. Только небольшое количество ячеек и небольшая часть одной матрицы или массива и связанные с ними логические элементы показаны на фиг. 7. Очевидно, что в каждый массив может быть включено меньшее или большее количество ячеек. Напряжения и сигналы, показанные на фиг. 6 применяются к различным частям схемы и к ячейкам типа, показанного на фиг. 8. A plurality of matrices or arrays 74, as shown in FIG. 6, up to 80 in a preferred embodiment, of memory cells of the type shown in FIG. 8 may be arranged to provide a portion of a typical dynamic MOS memory for a computer with each array having 1024 cells. Each array of such a MOS memory may have its 1024 cells arranged in 32 rows and 32 columns. Only a small number of the cells and a small portion of a single matrix or array and their associated logic gates are shown in FIG. 7. Obviously, a smaller or a greater number of cells may be included in each array. The voltages and the signals shown in FIG. 6 are applied to the various portions of the circuit and to the cells of the type shown in FIG. 8. Ссылаясь на фиг. 7, каждый массив или матрица динамической МОП-памяти включает в себя множество усилителей 75 обновления и усилителей 81 драйвера. Усилитель обновления используется для обновления ячеек 79 в столбце массива. Усилитель 81 драйвера при подаче питания подает сигналы на линии READ SELECT и WRITE SELECT данной строки. Данные, подлежащие записи в память на фиг. 7 подается в виде импульса напряжения или сигнала на клемму DATA IN, где присутствие CE или сигнала включения микросхемы приводит к тому, что транзистор 84p становится проводящим, так что сигнал данных может быть подан на одну из линий DATA A в матрице. . Например, когда требуется записать данные в ячейку 79а в столбце 0 строки 0, сигналы A5-A9 подаются на входы логического элемента НЕ-ИЛИ 83c. Сигналы A5-A9, если они имеют правильные значения, т.е. они соответствуют нулевому столбцу, заставляют вентиль ИЛИ-НЕ 83c подавать отрицательный импульс напряжения на затвор транзистора 84e, что приводит к тому, что транзистор 84e становится проводящим. Если на затвор транзистора 84d подается сигнал чтения/записи или записи, транзистор 84d становится проводящим, так что сигнал данных, подаваемый на клемму DATA IN, соединяется с линией DATA A ячеек в столбце 0. Referring to FIG. 7, each array or matrix of dynamic MOS memory includes a plurality of the refresh amplifiers 75 and driver amplifiers 81. A refresh amplifier is used to refresh the cells 79 in a column of an array. A driver amplifier 81 when energized provides signals to the READ SELECT and WRITE SELECT lines of a given row. Data to be written into the memory of FIG. 7 is applied as a voltage pulse or signal to the DATA IN terminal where the presence of a CE or chip enable signal causes the transistor 84p to be rendered conductive so that the data signal can be applied to one of the DATA A lines in the array. For example, when it is desired to write data into cell 79a in column 0 row 0, signals A5-A9 are applied to the input leads of NOR-gate 83c. Signals A5-A9 if they have the correct values, i.e., they correspond to column zero, cause NOR-gate 83c to apply a negative voltage pulse to the gate of transistor 84e which causes transistor 84e to be conductive. If a R/W or write signal is applied to the gate of transistor 84d, transistor 84d becomes conductive so that the data signal applied to the DATA IN terminal is coupled to the DATA A line of the cells in column 0. Затем сигнал или напряжение на линии DATA A записывается в ячейку столбца 0, драйвер которого, т. е. в данном примере 81a, активируется приложением к нему сигнала от вентиля ИЛИ-ИЛИ выбора строки 83a и сигнала, обозначенного R. Импульс напряжения на линии WRITE SELECT ячейки 79a заставляет эту ячейку принимать и сохранять сигнал данных, который помещается на линию DATA A. Следует понимать, что каждый из других вентилей ИЛИ-НЕ 83, показанных на фиг. 7 имеет входную клемму P предварительной зарядки, на которую подается сигнал P предварительной зарядки. The signal or voltage on the DATA A line is then written into the cell of column 0 whose driver, i.e., 81a in this example, is energized by the application to it of a signal from the row select NOR-gate 83a and the signal designated R. A voltage pulse on the WRITE SELECT line of cell 79a causes this cell to receive and store the data signal which is placed on the DATA A line. It should be understood that each of the other NOR-gates 83 illustrated in FIG. 7 has a precharge input terminal P to which the precharge signal P is applied. Когда желательно считать данные из ячейки, ячейка идентифицируется сигналами строки и столбца A0-A4 и A5-A9, которые применяются к элементам НЕ-ИЛИ строки и столбца 83. Если ячейка 79a является той, из которой должны быть считаны данные, то сигналы A0-A4, обозначающие нулевую строку, заставят вентиль 83a включить усилитель драйвера 81a, а сигналы A5-A9, обозначающие нулевой столбец, заставят вентиль 83c применить импульс низкого напряжения на затвор транзистора 84г. Одновременно на клемму CE подается импульс включения микросхемы, чтобы сделать транзистор 84m проводящим. Когда формирователь 81а генерирует импульс на линии ВЫБОР СЧИТЫВАНИЯ, напряжение на накопительном конденсаторе 87 ячейки 79а управляет напряжением на линии ДАННЫЕ В, и усилитель 75а обновления столбца затем вызывает приложение соответствующего уровня напряжения к линии ДАННЫЕ А. Двоичная единица на линии DATA A приведет к тому, что транзистор 84f станет непроводящим, так что на клемму вывода данных будет подано низкое напряжение. Низкое напряжение, представляющее двоичный ноль на линии DATA A, приведет к тому, что транзистор 84f станет проводящим, так что напряжение VSS будет подключено и подано на вывод данных на фиг. 7. When it is desired to read data out of a cell, the cell is identified by the row and column signals A0-A4 and A5-A9 which are applied to the row and column NOR-gates 83. If the cell 79a is the one from which data is to be read, then signals A0-A4 designating row zero will cause gate 83a to cause driver amplifier 81a to be energized and signals A5-A9 designating column zero will cause gate 83c to apply a low voltage pulse to the gate of transistor 84g. Simultaneously, a chip enable pulse is applied to the CE terminal to render transistor 84m conductive. When driver 81a produces a pulse on the READ SELECT line, the voltage across storage capacitor 87 of cell 79a controls the voltage of the DATA B line and column refresh amplifier 75a will then cause the appropriate voltage level to be applied to the DATA A line. A binary one on the DATA A line will cause transistor 84f to be nonconductive so that a low voltage will be applied to the data out terminal. A low voltage representing a binary zero on the DATA A line will cause the transistor 84f to be conductive so that the voltage VSS is connected and applied to the data out terminal of FIG. 7. Более полное описание работы массива памяти МОП и расположения массивов для формирования байтов или слов можно найти в брошюре под названием «Полностью декодированная 1024-битная динамическая память с произвольным доступом», выпущенной корпорацией Intel, Санта-Клара, Калифорния, 1971 год. A more complete description of the operation of a MOS memory array and of the arrangement of the arrays to form bytes or words may be found in the booklet entitled, "Fully Decoded Random Access 1024 Bit Dynamic Memory" by the Intel Corporation, Santa Clara, Calif., 1971. Работа счетчика 11 адреса обновления по фиг. 1 можно более четко увидеть, обратившись к схеме на фиг. 2 и формы сигналов на фиг. 9. Счетчики 40а, 40b и 40с, показанные на фиг. 2 может быть одним из нескольких типов, например, SN 74193, который доступен у нескольких производителей. Подробности о SN 74193 можно найти в буклете «Дополнение к каталогу интегральных схем TTL от Texas Instruments» 1970 года, выпущенном Texas Instruments, Inc., Даллас, Техас. Когда сигнал включения питания, как показано на фиг. 9 становится положительным, когда на источник питания 10 подается питание, счетчики 40a-40c на фиг. 2, были сброшены, и генератор импульсов 12 по фиг. 1 начинает подавать сигналы REFRESH CLOCK. Счетчик 40а выдает выходной сигнал ВРЕМЯ ОБНОВЛЕНИЯ на контакте 2 для каждого четвертого импульса СИНХРОНИЗАЦИЯ ОБНОВЛЕНИЯ, подаваемого на его входную клемму 5. Этот сигнал ВРЕМЕНИ ОБНОВЛЕНИЯ от счетчика 40а подается на схему 16 управления и синхронизации по фиг. 1. В то же время импульсы REFRESH CLOCK делятся на восемь и подаются на вывод 6 счетчика 40а и делятся на шестнадцать и подаются на вывод 7 счетчика 40а. The operation of the refresh address counter 11 of FIG. 1 may be more clearly seen by referring to the diagram of FIG. 2 and the waveforms of FIG. 9. The counters 40a, 40b, and 40c shown in FIG. 2 may be one of several types, for example, the SN 74193 which is available from several manufacturers. Details of the SN 74193 may be found in the booklet "TTL Integrated Circuit Catalog Supplement from Texas Instruments" 1970 by Texas Instruments, Inc., Dallas, Texas. When the power-on signal as illustrated in FIG. 9 goes positive when power supply 10 is energized, counters 40a-40c of FIG. 2 have been reset and pulse generator 12 of FIG. 1 starts supplying REFRESH CLOCK signals. Counter 40a provides a REFRESH TIME output signal on pin 2 for every fourth REFRESH CLOCK pulse applied to its input terminal 5. This REFRESH TIME signal from counter 40a is applied to control and timing circuit 16 of FIG. 1. At the same time the REFRESH CLOCK pulses are divided by eight and applied to the output lead 6 of counter 40a and divided by sixteen and applied to the output lead 7 of counter 40a. Каждый 16-й импульс REFRESH CLOCK производит перенос или C на выходе счетчика 40a, который подает импульс на счетчик 40b. Счетчик 40b работает аналогично тому, как это описано в связи со счетчиком 40а. В свою очередь, после того как 16 импульсов переноса от счетчика 40а были поданы на счетчик 40b, счетчик 40b формирует выходной импульс переноса или С, который подается на счетчик 40с. Every 16th REFRESH CLOCK pulse produces a carry or C output of counter 40a which provides a pulse to counter 40b. Counter 40b operates in a manner similar to that described in connection with counter 40a. In turn, after 16 carry pulses from counter 40a have been applied to counter 40b, counter 40b produces a carry or C output pulse which is applied to counter 40c. Сигналы R0-R9 от счетчика 11 на фиг. 2 применяются к селектору адреса строки 18 и селектору адреса столбца 19. Сигнал ВРЕМЯ ОБНОВЛЕНИЯ от счетчика 40а подается на схему 16 управления и синхронизации, заставляя, как будет объяснено ниже, схему 16 управления и синхронизации подавать сигнал ОБНОВЛЕНИЕ на входы логических элементов 32a-32n селектора адреса строки 18 и на вентили 36a-36n селектора адреса столбца 19. Сигнал REFRESH разрешает логическим элементам 32a-32n и 36a-36n формировать сигналы A0-A4 адреса строк и сигналы A5-A9 адреса столбцов. Инверторы, такие как инвертор 20, используются для подачи сигналов A0-A9 в память 21. The signals R0 -R9 from counter 11 of FIG. 2 are applied to the row address selector 18 and the column address selector 19. The REFRESH TIME signal from counter 40a is coupled to control and timing circuit 16 causing, as will be explained later, control and timing circuit 16 to provide a REFRESH signal to the input leads of the gates 32a-32n of row address selector 18 and to the gates 36a-36n of the column address selector 19. The REFRESH signal enable gates 32a-32n and 36a-36n to produce row address signals A0 -A4 and column address signals A5 -A9. Inverters, such as inverter 20, are used to provide A0 -A9 signals to memory 21. Функция генератора импульсов 12, счетчика адресов обновления 11, селектора адреса строки 18 и селектора адреса столбца 19 состоит в том, чтобы последовательно генерировать адреса каждой из ячеек массива, один столбец за другим, пока не будут получены адреса всех ячеек массива. ячейки в массиве были созданы. Если частота генератора импульсов 12 составляет один импульс ОБНОВЛЕНИЕ СИНХРОНИЗАЦИИ каждые восемь микросекунд, сигнал ВРЕМЯ ОБНОВЛЕНИЯ будет формироваться каждые 32 микросекунды, а адреса строк будут изменяться каждые 32 микросекунды. При такой скорости счетчику обновления и селекторам адресов строк и столбцов требуется приблизительно 33 000 микросекунд для генерации адресов всех ячеек в массиве из 1024 ячеек. The function of pulse generator 12, refresh address counter 11, row address selector 18, and column address selector 19, is to produce sequentially the addresses of each of the cells of an array, one column after the other until the addresses of all of the cells in an array have been produced. If the frequency of the pulse generator 12 is one REFRESH CLOCK pulse every eight microseconds, a REFRESH TIME signal will be produced once every 32 microseconds, and row addresses will change once every 32 microseconds. At this rate it takes approximately 33,000 microseconds for the refresh counter and the row address and column address selectors to generate the addresses of all the cells in an array of 1024 cells.