новая папка / 4006458

4006458-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006458A[]

ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION 1.

Область изобретения Field of the Invention Настоящее изобретение относится к схеме дифференциального детектора, состоящей из множества полевых МОП-транзисторов, изготовленных в предпочтительном варианте по технологии кремний-на-сапфире для считывания двоичных данных из массива ячеек памяти. This invention relates to a differential detector circuit, comprised of a plurality of MOSFETs fabricated, in a preferred embodiment, by silicon on sapphire techniques for reading binary data from an array of memory cells. 2.

предшествующий уровень техники Prior Art Обычный массив ячеек памяти включает в себя пары линий шины данных, по которым можно записывать и считывать информационные сигналы, и линию выбора строки или адреса, с помощью которой можно выбирать из массива конкретную ячейку памяти, к которой осуществляется доступ. A conventional array of memory cells includes pairs of data bus lines, by which to write and read information signals, and a row or address select line, by which to select from the array a particular memory cell to be accessed. Как правило, схема датчика, связанная с массивом ячеек памяти, состоит из схемы детектора и драйвера вывода памяти, которые подключены к каждой из пар линий шины данных. Typically, a sense circuit associated with the array of memory cells is comprised of a detector circuit and a memory output driver which are connected to each of the pairs of data bus lines. Информация считывается из каждой из ячеек памяти, образующих массив, путем использования дифференциального считывания сигналов по линиям шины данных. Information is read from each of the memory cells forming the array by utilizing differential sensing of signals along the data bus lines. Обычные схемы детекторов относительно нечувствительны к сигналам, подаваемым по линиям шины данных. Чтобы допустить низкую чувствительность схемы детектора, до сих пор общепринятым способом нежелательно ограничивалось количество ячеек памяти в матрице. Другим традиционным способом является увеличение накопительной емкости каждой ячейки памяти, тем самым увеличивая отношение накопительной емкости к емкости шинных линий. Однако в результате этого большая емкость хранения должна сначала заряжаться при обращении к ячейке памяти, чтобы считывать данные. Таким образом, операция чтения нежелательно замедляется. Conventional detector circuits are relatively insensitive to the signals supplied along the data bus lines. In order to tolerate the low sensitivity of the detector circuit, it has heretofore been a common technique to undesirably limit the number of memory cells in the array. Another conventional technique is to increase the storage capacitance of each memory cell, thereby increasing the ratio of the storage capacitance to the capacitance along the bus lines. However, as a result thereof, the larger storage capacitance must first be charged when addressing a memory cell in order to read out data. Thus, the read operation is undesirably slowed. Когда схема детектора состоит из полевых транзисторов, изготовленных из слоя кремния на сапфировой подложке (SOS), в известном уровне техники принято позволять подложке под каждым из SOS-транзисторов плавать свободно от любого источника. потенциала. Следовательно, узел тела (т. е. слегка легированная область, образованная под областью канала SOS-транзистора) также плавает без какого-либо источника потенциала. Это имеет дополнительный эффект минимизации чувствительности детектора и размера выходного сигнала с него. When the detector circuit is comprised of field effect transistors fabricated from a layer of silicon on a sapphire substrate (SOS), it is customary, in the prior art, to allow the substrate under each one of the SOS transistors to float free from any source of potential. Consequently, the body node (i.e. a lightly doped region formed under the channel region of the SOS transistor) also floats free from any source of potential. This has a further effect of minimizing the sensitivity of the detector and the size of an output signal therefrom. СУЩНОСТЬ ИЗОБРЕТЕНИЯ SUMMARY OF THE INVENTION Вкратце и в общих чертах раскрыт дифференциальный детектор считывания памяти, обеспечивающий относительно большие цифровые выходные сигналы из относительно небольших входных сигналов. Мгновенный детектор подключен к каждой из пары линий шины данных. Линии шины данных подключены к массиву ячеек памяти для подачи информационных сигналов, указывающих на двоичное состояние выбранной ячейки памяти массива. В предпочтительном варианте схема, в которой реализован детектор, состоит из множества полевых транзисторов на основе оксидов металлов и полупроводников, изготовленных из слоя кремния на сапфировой подложке (SOS/FET). Узел тела, изначально образованный под областью канала каждой из первой пары SOS/FET, соответственно подключен к одной из пары линий шины данных. Узлы тела образуют пару дифференциальных входных узлов схемы мгновенного детектора. Изменение потенциала между линиями шины данных при считывании выбранной ячейки памяти приводит к дисбалансу потенциала подложки первой пары SOS/FET через узлы их корпуса. Briefly, and in general terms, a differential memory read detector is disclosed to provide relatively large digital output signals from relatively small input signals. The instant detector is connected to each of a pair of data bus lines. The data bus lines are connected to an array of memory cells in order to supply information signals indicative of the binary state of a selected memory cell of the array. In a preferred embodiment, the circuit which implements the detector is comprised of a plurality of metal oxide semiconductor field effect transistors fabricated from a layer of silicon on a sapphire substrate (SOS/FETs). A body node inherently formed under the channel region of each of a first pair of SOS/FETs, is respectively connected to one of the pair of data bus lines. The body nodes form a pair of differential input nodes to the instant detector circuit. A change in the potential between the data bus lines when a selected memory cell is read unbalances the substrate potential of the first pair of SOS/FETs through the body nodes thereof. Пара входных узлов тела отражает изменение дифференциального потенциала на них для эффективного повышения порога одного из первой пары SOS/FET по отношению ко второму из пары. Таким образом, один SOS/FET становится проводящим раньше второго, в зависимости от сигнала логического уровня на каждой из линий шины данных. Второй из первой пары SOS/FET впоследствии становится непроводящим из-за недостаточного порогового потенциала. Узел данных, подключенный к каждой из первой пары SOS/FET, принимает напряжение, указывающее логический уровень соответствующих сигналов на линиях шины данных. The pair of body input nodes reflects a change in the differential potential thereacross to effectively raise the threshold of one of the first pair of SOS/FETs with respect to the second of the pair. Thus, the one SOS/FET is rendered conductive before the second, depending upon the logic level signal on each of the data bus lines. The second of the first pair of SOS/FETs is subsequently rendered non-conductive, because of insufficient threshold potential. A data node, connected to each of the first pair of SOS/FETs, assumes a voltage indicative of the logic level of the respective signals on the data bus lines. Узлы корпуса второй пары SOS/FET подключены к источнику с относительно низким опорным потенциалом, например к земле. Узлы корпуса третьей пары SOS/FET могут быть подключены к источнику относительно низкого опорного потенциала или могут свободно плавать от любого потенциала. Схема детектора мгновенного действия синхронно управляется подачей тактовых сигналов. Тактовые сигналы подаются на электроды затвора или управления каждого из транзисторов, составляющих их вторую и третью пары. Входная клемма тактового сигнала подключена к каждому из электродов затвора третьей пары транзисторов через средство задержки сигнала и инвертирования. Таким образом, в течение определенных интервалов тактовых сигналов уровень двоичного сигнала тактовых сигналов на каждом из электродов затвора третьей пары транзисторов противоположен по полярности тем тактовым сигналам, которые поступают на каждый из электродов затвора второй пары транзисторов. транзисторы. The body nodes of a second pair of SOS/FETs are clamped to a source of relatively low reference potential, such as ground. The body nodes of a third pair of SOS/FETs may be connected to the source of relatively low reference potential or may float free from any potential. The instant detector circuit is synchronously controlled by a supply of clock signals. The clock signals are supplied to the gate or control electrodes of each of the transistors comprising the second and third pairs thereof. A clock input terminal is connected to each of the gate electrodes of the third pair of transistors through a signal delay and inverting means. Thus, during certain intervals of the clock signals, the binary signal level of the clock signals at each of the gate electrodes of the third pair of transistors is opposite in polarity to those clock signals received at each of the gate electrodes of the second pair of transistors. КРАТКОЕ ОПИСАНИЕ РИСУНКОВ BRIEF DESCRIPTION OF THE DRAWINGS ИНЖИР. 1 схематично показана схема настоящего изобретения для реализации дифференциального детектора с повышенной чувствительностью; а также FIG. 1 schematically shows the circuit of the instant invention to implement a differential detector having increased sensitivity; and ИНЖИР. 2 показаны соответствующие формы сигналов, представляющие сигнал управления тактовым сигналом на входе тактового сигнала и на выходе средства задержки сигнала и инвертирования схемы по фиг. 1. FIG. 2 shows respective waveforms representative of a clock control signal at a clock input terminal and at the output terminal of a signal delay and inverting means of the circuit of FIG. 1. ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНОГО ВАРИАНТА ВОПЛОЩЕНИЯ DESCRIPTION OF THE PREFERRED EMBODIMENT Обращаясь к схеме на фиг. 1 показана уникальная схема реализации дифференциального детектора чтения памяти, обладающая повышенной чувствительностью. Такой детектор полезен, например, для обеспечения относительно больших цифровых выходных сигналов из относительно небольших входных сигналов, которые указывают на двоичное состояние выбранных ячеек памяти 20, которые составляют обычную матрицу памяти 1. Как хорошо известно, традиционная матрица 1 памяти включает в себя линию 2 шины данных BIT, линию 4 шины данных BIT с противоположным состоянием и декодеры адреса строк и столбцов (не показаны). Как правило, к каждой из линий 2 и 4 шины данных подключается детектор цепи считывания. Двоичная информация, соответствующая логическому состоянию выбранной ячейки памяти массива, считывается путем дифференциального считывания сигналов по линиям 2 и 4 шины данных. Referring to the schematic of FIG. 1, a unique circuit to implement a differential memory read detector, having increased sensitivity, is shown. Such a detector has utility, for example, for providing relatively large digital output signals from relatively small input signals which are indicative of the binary state of selected memory cells 20 that comprise a conventional memory array 1. As is well known, a conventional memory array 1 includes a BIT data bus line 2, an opposite state BIT data bus line 4 and row and column line address decoders (not shown). Typically, a sense circuit detector is connected to each of the data bus lines 2 and 4. Binary information corresponding to the logical state of a selected memory cell of the array is read by means of differential sensing of signals along the data bus lines 2 and 4. Схема детектора по настоящему изобретению состоит из множества транзисторов Q1-Q6. В предпочтительном варианте транзисторы Q1-Q6 представляют собой n-канальные полевые транзисторы (FET) на основе оксидов металлов и полупроводников (NMOS), изготовленные из слоя кремния на сапфировой подложке (SOS). Источник потенциала VDD подключен через токоограничивающие резисторы R1 и R2 к первому из электродов пути проводимости каждого из полевых транзисторов Q1 и Q2. Обычно потенциал источника VDD находится в диапазоне от 3 до 15 В постоянного тока. Второй из электродов пути проводимости каждого из полевых транзисторов Q1 и Q2 подключен к источнику опорного потенциала, например к земле. Электроды затвора полевых транзисторов Q1 и Q2 соединены перекрестной связью. В частности, электрод затвора полевого транзистора Q1 соединен с противоположным узлом 10 данных, чтобы сформировать общий электрический переход с токоограничивающим резистором R2 и первым электродом пути проводимости полевого транзистора Q2. Электрод затвора полевого транзистора Q2 соединен с противоположным узлом данных 8, чтобы сформировать общий электрический переход с токоограничивающим резистором R1 и первым электродом пути проводимости полевого транзистора Q1. The circuit for the detector of the instant invention is comprised of a plurality of transistors Q1 - Q6 . In a preferred embodiment, transistors Q1 - Q6 are n-channel metal oxide semiconductor (NMOS) field effect transistors (FETs) fabricated from a layer of silicon on a sapphire substrate (SOS). A source of potential VDD is connected through current limiting resistors R1 and R2 to a first of the conduction path electrodes of each of the FETs Q1 and Q2. Typically, the potential of source VDD is in a range of between 3 to 15 v. dc. The second of the conduction path electrodes of each of the FETs Q1 and Q2 is connected to a source of reference potential, such as ground. The gate electrodes of FETs Q1 and Q2 are connected in a cross-coupled relationship. More particularly, the gate electrode of FET Q1 is connected to opposite data node 10 to form a common electrical junction with current limiting resistor R2 and the first conduction path electrode of FET Q2. The gate electrode of FET Q2 is connected to opposite data node 8 to form a common electrical junction with current limiting resistor R1 and the first conduction path electrode of FET Q1. Первый из электродов пути проводимости полевого транзистора Q3 подключен к общему электрическому переходу, образованному узлом данных 8. Первый из электродов пути проводимости полевого транзистора Q4 подключен к общему электрическому переходу, образованному узлом данных 10. Второй из электродов пути проводимости каждого полевого транзистора Q3 и Q4 подключен к источнику опорного потенциала, например к земле. A first of the conduction path electrodes of FET Q3 is connected at the common electrical junction formed by data node 8. A first of the conduction path electrodes of FET Q4 is connected at the common electrical junction formed by data node 10. The second of the conduction path electrodes of each FET Q3 and Q4 is connected to a source of reference potential, such as ground. Цепь детектора синхронно управляется подходящим генератором тактовых сигналов (не показан). Входная клемма CL тактового сигнала, которая приспособлена для приема тактовых сигналов от его генератора, подключена к электроду затвора каждого полевого транзистора Q3 и Q4. Входная клемма CL тактового сигнала дополнительно подключена к электродам затвора полевых транзисторов Q5 и Q6 через подходящее средство задержки инвертора. Одним из примеров подходящего средства инверторной задержки, которое используется в настоящее время, является последовательное соединение обычной линии задержки 5 и вентиля 6 инвертирования сигнала. В течение определенных временных интервалов тактового цикла уровень двоичного сигнала этих тактовых сигналов, полученных на электродах затвора полевых транзисторов Q5 и Q6, противоположен в двоичном состоянии тем тактовым сигналам, принятым на электродах затвора полевых транзисторов Q3 и Q4, в результате средства задержки 5 и инверторного затвора 6. The detector circuit is synchronously controlled by a suitable clock signal generator (not shown). Clock input terminal CL, which is adapted to receive the clock signals from the generator thereof, is connected to the gate electrode of each FET Q3 and Q4. The clock input terminal CL is further connected to the gate electrodes of FETs Q5 and Q6 through a suitable inverter-delay means. One example of a suitable inverter-delay means, and that which is presently employed, is the series connection of a conventional delay line 5 and a signal inverting gate 6. During certain time intervals of the clock cycle, the binary signal level of those clock signals received at the gate electrodes of FETs Q5 and Q6 is opposite in binary state to those clock signals received at the gate electrodes of FETs Q3 and Q4, as a result of delay means 5 and inverter gate 6. Линия 2 шины данных BIT подключена к одному из электродов пути проводимости полевого транзистора Q5. Линия шины данных BIT 4 подключена к одному из электродов пути проводимости полевого транзистора Q6. Второй из электродов пути проводимости каждого полевого транзистора Q5 и Q6 подключен к источнику опорного потенциала, например к земле. BIT data bus line 2 is connected to one of the conduction path electrodes of FET Q5. BIT data bus line 4 is connected to one of the conduction path electrodes of FET Q6. The second of the conduction path electrodes of each FET Q5 and Q6 is connected to a source of reference potential, such as ground. Как это обычно бывает с полевыми транзисторами, изготовленными из кремния на сапфире, корпусной узел формируется, например, внутри слегка легированной P-области между электродами пути проводимости n-канального устройства. Подложка и узлы корпуса SOS/FET, содержащих обычные детекторные схемы, обычно свободно плавают от любого источника потенциала. As is common to field effect transistors fabricated from silicon on sapphire techniques, a body node is formed, for example, within a lightly doped P region between the conduction path electrodes of an n-channel device. The substrate and the body nodes of the SOS/FETs comprising conventional detector circuits typically float free from any source of potential. В соответствии с настоящим изобретением каждый из корпусных узлов 12 и 13 SOS/полевых транзисторов Q1 и Q2, соответственно, подключен к линиям 2 и 4 шины данных, чтобы сформировать пару дифференциальных входных узлов для схемы мгновенного детектора, как будет объяснено более подробно далее. Каждый из корпусных узлов 14 и 15 SOS/полевых транзисторов Q3 и Q4 соответственно подключен к источнику с относительно НИЗКИМ опорным потенциалом, такому как земля. Узлы корпуса 16 и 17 SOS/полевых транзисторов Q5 и Q6, соответственно, могут быть подключены к источнику относительно НИЗКОГО опорного потенциала (как показано пунктирной линией) или оставлены свободными от потенциала. In accordance with the instant invention, each of the body nodes 12 and 13 of SOS/FETs Q1 and Q2, respectively, is connected to data bus lines 2 and 4 so as to form a pair of differential input nodes to the instant detector circuit, as will be explained in greater detail hereinafter. Each of the body nodes 14 and 15 of SOS/FETs Q3 and Q4, respectively, is clamped to a source of relatively LOW reference potential, such as ground. The body nodes 16 and 17 of SOS/FETs Q5 and Q6, respectively, may be clamped to the source of relatively LOW reference potential (as suggested by the dashed line connection) or be left floating free of potential. В предпочтительном варианте осуществления для получения детектора с максимальной чувствительностью схема мгновенного детектора изначально физически и электрически сбалансирована. Другими словами, электрические параметры (например, сопротивление, порог, емкость и т. д.) элементов R1, полевых транзисторов Q1, Q3, Q5 и шины 2, составляющих половину схемы детектора, согласованы с соответствующими элементами R2, полевыми транзисторами. Q2, Q4, Q6 и линия шины 4, образующие соседнюю половину цепи. In a preferred embodiment, in order to provide a detector having maximum sensitivity, the instant detector circuit is initially physically and electrically balanced. In other words, the electrical parameters (e.g. resistance, threshold, capacitance, etc.) of the elements R1, FETs Q1, Q3, Q5, and bus line 2 forming one half of the detector circuit are matched with the corresponding elements R2, FETs Q2, Q4, Q6, and bus line 4, forming the adjacent half of the circuit. При работе и одновременно со ссылками на фиг. 1 и 2, в течение интервала времени тактового сигнала, обозначенного t1, логический уровень тактового сигнала на входной клемме CL является относительно высоким (т.е. истинным). На электроды затворов полевых транзисторов Q3 и Q4 подается разрешающий сигнал высокого логического уровня. В результате полевые транзисторы Q3 и Q4 становятся проводящими. Узлы 8 и 10 данных детектора предполагают потенциал земли, поскольку каждый из узлов 8 и 10 данных фиксируется соответствующими путями проводимости полевых транзисторов Q3 и Q4. Полевые транзисторы Q1 и Q2 делаются непроводящими, поскольку их соответствующие электроды затвора соединены перекрестной связью с узлами данных 10 и 8, как раскрыто ранее. Благодаря средству задержки 5 и инвертору 6 разрешающий сигнал относительно высокого логического уровня также подается на каждый из электродов затвора полевых транзисторов Q5 и Q6 с выходной клеммы инвертора 6 в течение тактового интервала t1. Следовательно, полевые транзисторы Q5 и Q6 становятся проводящими. In operation, and referring concurrently to FIGS. 1 and 2, during an interval of time of the clock signal designated t1, the logic level of the clock signal at input terminal CL is relatively HI (i.e. true). The gate electrodes of FETs Q3 and Q4 are supplied with a HI logic level enabling signal. As a result thereof, FETs Q3 and Q4 are rendered conductive. Detector data nodes 8 and 10 assume the potential of ground, inasmuch as each one of the data nodes 8 and 10 is clamped through the respective conduction paths of FETs Q3 and Q4. FETs Q1 and Q2 are rendered non-conductive, inasmuch as the respective gate electrodes thereof are connected in a cross-coupled relationship to data nodes 10 and 8, as previously disclosed. As a result of delay means 5 and inverter 6, a relatively HI logic level enabling signal is also supplied to each of the gate electrodes of FETs Q5 and Q6 from the output terminal of inverter 6 during the t1 clock interval. Consequently, FETs Q5 and Q6 are rendered conductive. Узлы ввода корпуса 12 и 13 полевых транзисторов Q1 и Q2 подключены к земле через соответствующие пути проводимости полевых транзисторов Q5 и Q6. Схема детектора очищается от любой информации, полученной в течение предыдущего тактового цикла, и тем самым сбрасывается. The body input nodes 12 and 13 of FETs Q1 and Q2 are clamped to ground through the respective conduction paths of FETs Q5 and Q6. The detector circuit is cleared of any information sensed during the preceding clock cycle and is thereby reset. В течение интервала времени тактового сигнала, обозначенного t2, логический уровень тактового сигнала на входной клемме CL все еще относительно высокий. На каждый электрод затвора полевых транзисторов Q3 и Q4 по-прежнему подается разрешающий сигнал высокого логического уровня, а полевые транзисторы Q3 и Q4 остаются проводящими. Узлы данных детектора 8 и 10 остаются подключенными к земле через соответствующие пути проводимости полевых транзисторов Q3 и Q4. Таким образом, полевые транзисторы Q1 и Q2 также становятся непроводящими. Однако относительно НИЗКИЙ (т.е. ложный) сигнал логического уровня подается на электроды затвора полевых транзисторов Q5 и Q6 с выходной клеммы инвертора 6. Следовательно, полевые транзисторы Q5 и Q6 теперь непроводящие. During an interval of time of the clock signal designated t2, the logic level of the clock signal at input terminal CL is still relatively HI. Each of the gate electrodes of FETs Q3 and Q4 continue to be supplied with the HI logic level enabling signal, and FETs Q3 and Q4 remain conductive. Detector data nodes 8 and 10 remain clamped to ground through the respective conduction paths of FETs Q3 and Q4. Hence, FETs Q1 and Q2 are thereby also rendered non-conductive. However, a relatively LOW (i.e. false) logic level signal is supplied to the gate electrodes of FETs Q5 and Q6 from the output terminal of inverter 6. Consequently, FETs Q5 and Q6 are now rendered non-conductive. В течение интервала времени тактового сигнала, обозначенного как t3, логический уровень тактового сигнала на входной клемме CL переключается на относительно НИЗКИЙ сигнал логического уровня. На электроды затворов полевых транзисторов Q3 и Q4 подается НИЗКИЙ сигнал логического уровня, и оба полевых транзистора Q3 и Q4 не проводят ток. Благодаря средствам задержки 5 и инвертору 6 относительно НИЗКИЙ сигнал логического уровня продолжает поступать на электроды затворов полевых транзисторов Q5 и Q6 с выходного вывода инвертора 6 в течение тактового интервала t3. Следовательно, полевые транзисторы Q5 и Q6 остаются непроводящими. Входные узлы 12 и 13 корпуса SOS/FET транзисторов Q1 и Q2, соответственно подключенные к линии 2 шины данных BIT и линии 4 шины данных BIT, больше не замыкаются на землю, но теперь имеют дифференциальный потенциал между ними из-за соответствующего изменения в потенциале на линиях шины 2 и 4, вызванном чтением выбранной ячейки памяти. Следовательно, подложки полевых транзисторов Q1 и Q2 также имеют разные потенциалы. Таким образом, пороговый потенциал полевого транзистора Q1 фактически делается ниже порогового потенциала полевого транзистора Q2 или наоборот из-за дифференциальных сигналов на входных узлах 12 и 13 корпуса. During an interval of time of the clock signal designated t3, thelogic level of the clock signal at input terminal CL switches to a relatively LOW logic level signal. The gate electrodes of FETs Q3 and Q4 are supplied with the LOW logic level signal, and FETs Q3 and Q4 are both rendered non-conductive. As a result of delay means 5 and inverter 6, a relatively LOW logic level signal continues to be supplied to the gate electrodes of FETs Q5 and Q6 from the output terminal of inverter 6 during the t3 clock interval. Consequently, FETs Q5 and Q6 remain nonconductive. The body input nodes 12 and 13 of SOS/FETs Q1 and Q2, respectively connected to BIT data bus line 2 and BIT data bus line 4, are no longer clamped to ground, but now have a differential potential therebetween, because of a respective change in the potential along bus lines 2 and 4 caused by a selected memory cell to be read. Therefore, the substrates of FETs Q1 and Q 2 also assume different potentials. Thus, the threshold potential of FET Q1 is effectively made lower than the threshold potential of FET Q2, or vice versa, because of the differential signals at body input nodes 12 and 13. В течение тактового интервала t3 потенциал каждого из узлов 8 и 10 данных детектора начинает повышаться до уровня напряжения питания VDD, поскольку пути проводимости полевых транзисторов Q3 и Q4 в настоящее время не активны. В зависимости от логического уровня выбранной ячейки памяти и соответствующих сигналов, подаваемых по шинным линиям 2 и 4 и на входных узлах корпуса 12 и 13, один из пары SOS/полевых транзисторов Q1 и Q2 будет переведен в проводящее состояние раньше другого. Будучи приведенным в состояние проводимости, один из пары полевых транзисторов Q1 и Q2 замыкает связанный узел данных детектора 8 или 10 на землю через его проводящий путь. Зафиксированный узел данных принимает напряжение, указывающее на НИЗКИЙ сигнал логического уровня. Из-за недостаточного порогового потенциала другой из пары полевых транзисторов Q1 и Q2, электрод затвора которого подключен к первому из узлов 8 и 10 данных детектора, станет непроводящим. Таким образом, связанный другой узел данных заряжается, чтобы принять напряжение (например, VDD) указывает на сигнал высокого логического уровня. During the t3 clock interval, the potential of each of the detector data nodes 8 and 10 begins to rise toward that of supply voltage VDD, inasmuch as the conduction paths of FETs Q3 and Q4 are not presently active. Depending upon the logic level of the selected memory cell and the corresponding signals provided along bus lines 2 and 4 and at the body input nodes 12 and 13, one of the pair of SOS/FETs Q1 and Q2 will be rendered conductive before the other. Upon being rendered conductive, the one of the pair of FETs Q1 and Q2 clamps the associated detector data node 8 or 10 to ground through the conduction path thereof. The clamped data node assumes a voltage indicative of a LOW logic level signal. Because of an insufficient threshold potential, the other of the pair of FETs Q1 and Q2, having its gate electrode connected to the first of the detector data nodes 8 and 10, will be rendered non-conductive. Thus, the associated other data node charges to assume a voltage (e.g. VDD) indicative of a HI logic level signal. Цепь детектора отражает начальную разность потенциалов между входными узлами 12 и 13 тела, поскольку узлы 8 и 10 данных детектора выдают цифровые сигналы, представляющие либо сигнал логического уровня ВЫСОКОГО, либо НИЗКОГО уровня. Таким образом, выбранная ячейка памяти из массива была прочитана к концу такта t3. The detector circuit reflects the initial potential differential between body input nodes 12 and 13 as the detector data nodes 8 and 10 provide digital signals representative of either a HI or LOW logic level signal. The selected memory cell from the array has, therefore, been read by the conclusion of the t3 clock interval. В течение интервала времени тактового сигнала, обозначенного как t4, тактовый сигнал на входной клемме CL все еще является относительно ложным. На каждый электрод затвора полевых транзисторов Q3 и Q4 по-прежнему подается сигнал НИЗКОГО логического уровня, а полевые транзисторы Q3 и Q4 остаются непроводящими. Благодаря средству задержки 5 и инвертору 6 на каждый электрод затвора полевых транзисторов Q5 и Q6 с выходной клеммы инвертора 6 подается разрешающий сигнал высокого логического уровня. После этого полевые транзисторы Q5 и Q6 становятся проводящими. Узлы корпуса 12 и 13 соответственно заземляются через проводящие пути полевых транзисторов Q5 и Q6. Следовательно, сигнал дифференциального напряжения удаляется между узлами корпуса 12 и 13. Однако достаточный пороговый потенциал прикладывается к электроду затвора первого из пары SOS/FET Q1 и Q2 от источника напряжения VDD через второй из узлов 8 и 10 данных детектора, чтобы сделать первый из FET проводящим. Одновременно с этим электрод затвора второго из пары SOS/FET Q1 и Q2 замыкается на землю через первый из узлов 8 и 10 данных детектора, а второй из FET становится непроводящим. During an interval of time of the clock signal designated t4, the clock signal at input terminal CL is still relatively false. Each of the gate electrodes of FETs Q3 and Q4 continue to be supplied with a LOW logic level signal, and FETs Q3 and Q4 remain non-conductive. As a result of the delay means 5 and inverter 6, a HI logic level enabling signal is applied to each of the gate electrode of FETs Q5 and Q6 from the output terminal of inverter 6. FETs Q5 and Q6 are thereupon rendered conductive. Body nodes 12 and 13 are respectively clamped to ground through the conduction paths of FETs Q5 and Q6. Hence, the differential voltage signal is removed from between body nodes 12 and 13. However, sufficient threshold potential is applied to the gate electrode of the first of the pair of SOS/FETs Q1 and Q2 from voltage supply VDD through the second of the detector data nodes 8 and 10 to render the first of the FETs conductive. Concurrently therewith, the gate electrode of the second of the pair of SOS/FETs Q1 and Q2 is clamped to ground through the first of the detector data nodes 8 and 10, and the second of the FETs is rendered non-conductive. Благодаря настоящему изобретению можно использовать усовершенствованную схему дифференциального детектора считывания с повышенной чувствительностью для получения относительно больших цифровых выходных сигналов из относительно небольших входных сигналов, поступающих на линии шины данных. Относительно небольшое изменение потенциала по линиям 2 и 4 шины данных БИТ и БИТ отражается в виде относительно больших сигналов логического уровня в узлах данных 8 и 10. Сигналы относительно низкого уровня, подаваемые из массива ячеек памяти по шинным линиям 2 и 4, могут быть меньше порогового значения любого из полевых транзисторов Q1 или Q2. Однако в соответствии с настоящим изобретением входные узлы 12 и 13 корпуса отражают изменение дифференциального потенциала на них для эффективного повышения порога одного из SOS/полевых транзисторов Q1 и Q2 по отношению к земле. Следовательно, первый из полевых транзисторов Q1 и Q2 будет включен сильнее, а второй из полевых транзисторов Q1 и Q2 будет выключен. На электродах затворов полевых транзисторов Q1 и Q2 устанавливается эффект регенеративного тока, и тем самым формируется защелка данных. By virtue of the instant invention, an improved differential read detector circuit with increased sensitivity can be utilized to provide relatively large digital output signals from relatively small input signals occurring on the data bus lines. A relatively small change in the potential along the BIT and BIT data bus lines 2 and 4 is reflected as relatively large logic level signals at data nodes 8 and 10. The relatively low level signals supplied from the memory cell array via bus lines 2 and 4 may be smaller than the threshold of either of FETs Q1 or Q2. However, in accordance with the instant invention, the body input nodes 12 and 13 reflects a change in the differential potential thereacross to effectively raise the threshold of one of the SOS/FETs Q1 and Q2 with respect to ground. Hence, the first of the FETs Q1 and Q2 will be turned on harder while the second of the FETs Q1 and Q2 will be turned off. A regenerative current effect is established at the gate electrodes of FETs Q1 and Q2, and a data latch is thereby formed. Будет очевидно, что хотя был показан и описан предпочтительный вариант осуществления изобретения, различные модификации и изменения могут быть сделаны без отклонения от истинной сущности и объема изобретения. Например, хотя полевые транзисторы Q1-Q6 раскрыты как n-канальные устройства, здесь рассматривается любое другое подходящее полупроводниковое устройство. Более того, в то время как полевые транзисторы Q1-Q6 в предпочтительном варианте описаны как изготовленные из слоя кремния на сапфировой подложке, полевые транзисторы Q1-Q6 могут быть изготовлены из любого другого подходящего полупроводникового материала на изолирующей подложке. Как будет понятно специалистам в данной области техники, режимы проводимости полевых транзисторов Q1-Q6 и соответствующие логические уровни узлов данных 8 и 10 зависят от типа используемого устройства и логического уровня сигналов на линиях шины данных 2. и 4. It will be apparent, that while a preferred embodiment of the invention has been shown and described, various modifications and changes may be made without departing from the true spirit and scope of the invention. For example, while FETs Q1 -Q6 are disclosed as n-channel devices, any other suitable semiconductor device is contemplated herein. Moreover, while FETs Q1 - Q6 have, in a preferred embodiment, been described as being fabricated from a layer of silicon on a sapphire substrate, FETs Q1 - Q6 may be fabricated from any other suitable semiconductor material on an insulating substrate. As will be understood by those skilled in the art, the conducting modes of FETs Q1 - Q6 and the corresponding logic levels of data nodes 8 and 10 are dependent upon the type of device employed and the logic level of the signals on data bus lines 2 and 4.

Please, introduce the following text in the box below Correction Editorclose Original text: English Translation: Russian

Select words from original text Provide better translation for these words

Correct the proposed translation (optional) SubmitCancel