новая папка / 4006365

4006365-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006365A[]

ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION А. Область изобретения A. Field of the Invention Настоящее изобретение относится к интегральным логическим схемам. В частности, изобретение относится к усовершенствованной схеме исключающего ИЛИ, использующей комплементарную технологию полевого транзистора на основе оксида металла и полупроводника (КМОП) (FET). This invention concerns integrated logic circuits. More particularly, the invention concerns improved Exclusive OR circuit making use of complementary metal oxide semiconductor (CMOS) field effect transistor (FET) technology. B. Описание предшествующего уровня техники B. Description of the Prior Art Логические схемы, использующие технологию КМОП, хорошо известны и в настоящее время используются во многих приложениях. Схема «исключающее ИЛИ» выдает на выходе логический ноль, когда два входа переводятся на один и тот же логический уровень, и выдает логическую «1», когда на входах устанавливаются разные уровни. Предшествующий уровень техники Схемы исключающего ИЛИ в КМОП-технологии состоят из 12 или более устройств. Часть устройств требуется для генерации дополнительного сигнала из входных или истинных сигналов. Остальные устройства используются для обработки истинного и дополнительного сигналов для получения выходного сигнала исключающее ИЛИ. Схемы исключающего ИЛИ, имеющие уменьшенное количество переключающих элементов, позволят реализовать дополнительные логические функции в полупроводниковой микросхеме, тем самым увеличивая логическую мощность микросхемы. Logic circuits making use of CMOS technology are well known and are currently used in a large number of applications. An Exclusive OR circuit produces a logic zero output when two inputs are brought to the same logic level and produces a logic "1" output when the inputs are brought to different levels. Prior art Exclusive OR circuits in CMOS technology are comprised of 12, or more, devices. A portion of the devices are required to generate the complement signal from the input or true signals. The remaining devices are employed to process the true and complement signals to obtain the Exclusive OR output signal. Exclusive OR circuits having a reduced number of switching elements will permit additional logical functions to be incorporated in a semiconductor chip thereby increasing the logical power of the chip. Задачей изобретения является создание интегральной схемы исключающего ИЛИ, изготовленной по КМОП-технологии и имеющей минимальное количество переключающих элементов. An object of the invention is to provide an Exclusive OR integrated circuit fabricated in CMOS technology and having a minimum number of switching elements. Еще одним объектом изобретения является интегральная схема исключающего ИЛИ, изготовленная по КМОП-технологии и имеющая симметричную топологическую схему. Another object of the invention is an Exclusive OR integrated circuit fabricated in CMOS technology and having a symmetrical topological arrangement. СУЩНОСТЬ ИЗОБРЕТЕНИЯ SUMMARY OF THE INVENTION В иллюстративном варианте осуществления первый, второй, третий и четвертый наборы последовательно соединенных MOSFET-устройств соединены как ветви в обычной мостовой схеме, соединенной на противоположных концах между напряжением питания, обычно +V, и опорным потенциалом, обычно землей. Первый и третий наборы последовательно соединенных MOSFET-транзисторов составляют верхние ветви мостовой схемы и имеют один и тот же тип проводимости, как правило, P-канальные устройства. Второй и четвертый наборы последовательно соединенных MOSFET-устройств составляют нижние ветви мостовой схемы и имеют тот же тип проводимости, но противоположный тип проводимости по сравнению с верхними плечами или N-канальными устройствами. Каждая сторона мостовой схемы состоит из последовательно соединенных верхних и нижних ветвей полевых МОП-транзисторов с противоположной проводимостью. Мостовая схема также включает в себя пятую и шестую ветви, каждая из которых включает полевой МОП-транзистор с типом проводимости, соответствующим типу проводимости нижних ветвей. Пятая ветвь соединена одним концом с (а) средней точкой первой ветви, (б) электродом затвора нижнего МОП-транзистора в третьей ветви и (в) с электродом затвора верхнего МОП-транзистора в четвертая нога. In an illustrative embodiment, first, second, third, and fourth sets of series connected MOSFET devices are connected as legs in a conventional bridge circuit coupled at opposite ends between a supply voltage, typically +V and a reference potential, typically ground. The first and third sets of series connected MOSFET devices comprise the upper legs of the bridge circuit and are of the same conductivity type, typically P-channel devices. The second and fourth sets of series connected MOSFET devices comprise the lower legs of the bridge circuit and are of the same conductivity type but opposite conductivity type to the upper legs or N-channel devices. Each side of the bridge circuit comprises series connected upper and lower legs of opposite conductivity type MOSFET devices. The bridge circuit also includes fifth and sixth legs, each leg including a MOSFET device having a conductivity type corresponding to that for the lower legs. The fifth leg is coupled at one end to (a) mid-point of the first leg, (b) the gate electrode of the lower MOSFET in the third leg, and (c) to the gate electrode of the upper MOSFET device in the fourth leg. Другой конец пятой ноги подключен к опорному потенциалу. Шестая ножка одним концом соединена с (а) электродом затвора нижнего МОП-транзистора в первой ветви, (б) средней точкой третьей ветви и (в) электродом затвора нижнего МОП-транзистора в четвертая нога. Другой конец шестой ноги подключен к опорному потенциалу. Входные сигналы А и В подаются по мостовой схеме. Сигнал A подается на электрод затвора полевого МОП-транзистора в пятой ветви. Входной сигнал B подается на электроды затвора верхнего МОП-транзистора в третьей ветви и нижнего МОП-транзистора во второй ветви. Входной сигнал B также подается на электрод затвора полевого МОП-транзистора в шестой ветви. Средние точки на каждой стороне мостовой схемы соединены вместе и с выходной или суммирующей (S) схемой. The other end of the fifth leg is connected to the reference potential. The sixth leg is connected at one end to (a) the gate electrode of the lower MOSFET device in the first leg, (b) the mid-point of the third leg, and (c) the gate electrode of the lower MOSFET device in the fourth leg. The other end of the sixth leg is connected to the reference potential. Input signals A and B are supplied to the bridge circuit. The A signal is coupled to the gate electrode of the MOSFET device in the fifth leg. The B input signal is coupled to the gate electrodes of the upper MOSFET device in the third leg and the lower MOSFET device in the second leg. The B input signal is also supplied to the gate electrode of the MOSFET device in the sixth leg. The mid-points at each side of the bridge circuit are connected together and to an output or summing (S) circuit. При работе один набор одинаковых входных сигналов вызывает подключение выходной цепи к опорному потенциалу через одну нижнюю ветвь мостовой схемы. Другой набор подобных входных сигналов приводит к тому, что выходная цепь подключается к опорному потенциалу через другую голень. Один набор разнородных входных сигналов приводит к тому, что выходная цепь подключается к потенциалу питания через одну верхнюю ногу. Другой набор непохожих сигналов приводит к тому, что выходная цепь подключается к напряжению питания через другое верхнее плечо. Подводя итог, можно сказать, что одинаковые входные сигналы создают один двоичный выходной сигнал, а разные входные сигналы создают другой двоичный выходной сигнал, который определяет хорошо известную функцию исключающего ИЛИ. In operation, one set of like input signals cause the output circuit to be connected to the reference potential through one lower leg of the bridge circuit. The other set of like input signals cause the output circuit to be connected to the reference potential through the other lower leg. One set of unlike input signals cause the output circuit to be connected to the supply potential through one upper leg. The other set of unlike signals causes the output circuit to be connected to the supply voltage through the other upper leg. Summarizing, like input signals produce one binary output signal and unlike input signals produce the other binary output signal which defines the well known Exclusive OR function. Одной из особенностей инвертора является схема исключающего ИЛИ, изготовленная по технологии CMOS, которая генерирует внутренне инвертированные или дополненные входные сигналы, необходимые для функции. One feature of the inverter is an Exclusive OR circuit fabricated in CMOS technology that generates internally inverted or complemented input signals required for the function. Другой особенностью изобретения является использование устройств MOSFET для генерирования минитерма для взаимодействия с другим устройством MOSFET для внутренней генерации дополнений входного сигнала для использования в функции исключающего ИЛИ. Another feature of the invention is utilizing MOSFET devices for generating a miniterm to co-act with another MOSFET device to internally generate complements of the input signal for use in the Exclusive OR function. КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖА BRIEF DESCRIPTION OF THE DRAWING Эти и другие признаки изобретения станут более понятными из следующего подробного описания, взятого в сочетании с приложенными чертежами, на которых: These and other features of the invention will be more fully understood from the following detailed specification taken in conjunction with the appended drawing in which: ИНЖИР. 1 представляет собой схематический вид сбоку полупроводниковой структуры, образованной комплементарной парой полевых МОП-транзисторов. FIG. 1 is a schematic side view of a semiconductor structure formed of a complementary pair of MOSFET devices. ИНЖИР. 2а представляет собой таблицу истинности для функции исключающее ИЛИ. FIG. 2a is a truth table for the Exclusive OR function. ИНЖИР. 2b представляет собой электрическую схему известной схемы исключающего ИЛИ. FIG. 2b is an electrical schematic of a prior art Exclusive OR circuit. ИНЖИР. 2с представляет собой электрическую схему схемы инвертора КМОП предшествующего уровня техники. FIG. 2c is an electrical schematic of a prior art CMOS inverter circuit. ИНЖИР. 2d - таблица истинности для схемы на фиг. 2в. FIG. 2d is a truth table for the circuit of FIG. 2c. ИНЖИР. 3 представлена схема исключающего ИЛИ, реализующая принципы настоящего изобретения. FIG. 3 is an Exclusive OR circuit practicing the principles of the present invention. ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНОГО ВАРИАНТА ВОПЛОЩЕНИЯ DESCRIPTION OF PREFERRED EMBODIMENT ИНЖИР. 1 содержит комплементарную пару полевых транзисторов типа металл-оксид-полупроводник (MOSFET). Различные типы устройств MOSFET, а также их работа хорошо известны в технике, поэтому их описание будет очень кратким. МОП-транзистор представляет собой полупроводниковый прибор, состоящий из двух разнесенных друг от друга областей первого типа проводимости, которые представляют собой так называемые области истока и стока и которые размещены на подложке с типом проводимости, противоположным первому. Поверхностная часть подложки в пределах областей истока и стока представляет собой так называемую область канала. Изолятор, как правило, представляет собой тонкое покрытие из диоксида кремния (SiO2), термически выращенное на канале и снабженное металлическим электродом, который является так называемым электродом затвора. Формируются два других электрода, которые контактируют с областями истока и стока соответственно. Структура 10, показанная на фиг. 1, состоит из двух дополняющих друг друга MOSFET-устройств 11 и 12. Первый N-канальный МОП-транзистор включает в себя две области истока и стока N+ 13, 14, образованные диффузией в области 15 P-типа, тонкий изолирующий слой 16, контактные металлические электроды 17, 18 и 19, которые являются соответственно истоком, затвором и утечка. FIG. 1 comprises a complementary pair of metal oxide semiconductor field effect (MOSFET) type transistors. The different types of MOSFET devices as well as their operation are well known in the art, so the description thereof will be very brief. A MOSFET device is a semiconductor device which includes two areas spaced from each other and of a first type of conductivity, which are the so called source and drain areas and which are placed upon a substrate with a type of conductivity opposite to the first one. The surface portion of the substrate within the source and drain areas, is the so called channel area. An insulator, generally, a thin coating of silicon dioxide (SiO2) is thermally grown upon the channel and is provided with a metal electrode which is the so called gate electrode. Other two electrodes are formed, which are in contact with the source and drain areas, respectively. Structure 10, shown in FIG. 1, is comprised of two complementary MOSFET devices 11 and 12. A first N-channel MOSFET device includes two source and drain areas N+ 13, 14 formed by diffusion in the P type area 15, a thin insulating layer 16, contact metal electrodes 17, 18 and 19 which are respectively the source, the gate and the drain. Следует отметить, что остальная часть MOSFET защищена толстым изоляционным слоем 20. Когда затвор указанного устройства подводится к положительному потенциалу, отрицательный заряд электронов индуцируется очень близко к изолирующей границе раздела 15 P-типа из-за емкостного эффекта через тонкий изолирующий слой, который, следовательно, усиливается носителями N-типа; этот отрицательный заряд изменяет часть поверхности указанной области P-типа на область N-типа, что влечет за собой проводимость между областями истока и стока N+-типа. Эта проводящая область является так называемым каналом. It should be noted that the rest of the MOSFET is protected with a thick insulating layer 20. When the gate of said device is brought to a positive potential, a negative electron charge is induced very near the insulating P type interface 15, due to a capacitive effect through the thin insulating layer which, therefore, is enhanced with N type carriers; this negative charge changes the surface portion of said P type area into an N type area which entails conduction between the N+ type source and drain areas. This conductive area is the so called channel. Структура 10 также включает в себя P-канальный полевой МОП-транзистор 12, который по существу идентичен устройству 11, но его подложка N-типа также является подложкой микросхемы интегральной схемы. Когда затвор подводится к отрицательному потенциалу, в области канала индуцируется положительный заряд электронов (дырок), что аналогичным образом влечет за собой проводимость между областями истока и стока. Structure 10 includes also a P-channel MOSFET 12 which is substantially identical with device 11 but its N type substrate is also the substrate of the integrated circuit chip. When the gate is brought to a negative potential, a positive electron charge (holes) is induced into the channel area, which, in like manner, entails conduction between the source and drain areas. Интерес к дополнительной технологии MOSFET в основном заключается в конкретных преимуществах интеграции. Например, хорошо известен тот факт, что мощность, рассеиваемая в обычных униполярных или биполярных транзисторных схемах, в основном состоит из мощности, потребляемой в установившемся режиме, поскольку, как правило, нагрузками транзисторов являются резисторы, а в комплементарном MOSFET-устройстве, резистивная нагрузка заменяется транзистором комплементарной полярности, что влечет за собой существенное снижение потребляемой мощности. Среди прочих преимуществ, эта технология предлагает высокую надежность, высокую помехозащищенность и высокую скорость работы. Несмотря на несколько недостатков, а именно необходимость дополнительных производственных операций в процессе и относительно сложное соединение сети, логические схемы, основанные на комплементарной технологии MOSFET, в будущем кажутся очень привлекательными. The interest of the complementary MOSFET technolology resides essentially in specific advantages which are due to integration. For instance, it is a well known fact that the power dissipated through the conventional unipolar or bipolar transistorized circuits is mostly comprised of the power consumed in steady state, since, in general, the transistors loads are resistors and that in a complementary MOSFET device, the resistive load is replaced by a transistor of a complementary polarity, which entails an important reduction of the consumed power. From amongst other advantages, this technology offers a high reliability, a high noise immunity and high speed operations. In spite of a few drawbacks, namely, additional manufacturing steps are required in the process and the interconnection of the network is relatively complex, the logic circuits, according to the complementary MOSFET technology, appear very attractive in the future. ИНЖИР. 2b показана логическая схема «исключающее ИЛИ» в соответствии с комплементарной технологией полевого МОП-транзистора, известной из предшествующего уровня техники. Хотя логическая функция «исключающее ИЛИ» хорошо известна, соответствующая таблица истинности подробно показана на фиг. 2а. Схема по отношению к этой таблице истинности (фиг. 2b) состоит из комплементарных, P-канальных, N-канальных полевых МОП-транзисторов с улучшенным типом, причем полевые МОП-транзисторы с P-канальным типом позволяют получить минитермы, заданные S, т.е. , S = A B + A B, тогда как вторые N-канальные полевые МОП-транзисторы позволяют получить дополнение, т. е. S = A B + A B. P-канальные полевые МОП-транзисторы, а именно 21, 22 (для минитерма A B) и 23 , 24 (для минитерма A B) последовательно смещены между самым положительным источником, здесь +V, на клемме 25 и выходным соединением 26. Каждое из этих P-канальных устройств имеет подложку N-типа, выведенную на самый положительный потенциал (в данном случае +V). FIG. 2b shows an Exclusive OR logic circuit according to the complementary MOSFET technology found in the prior art. Though the Exclusive OR logic function is well known, the corresponding truth table is shown in details in FIG. 2a. The circuit in relation to this truth table (FIG. 2b) is comprised of complementary, P-channel, N-channel, enhancement type MOSFET devices, the P-channel type MOSFET devices making it possible to obtain the miniterms given by S, i.e., S = A B + A B whereas the second N-channel type MOSFET devices making it possible to obtain the complement, i.e., S = A B + A B. The P-channel MOSFET's, namely 21, 22 (for the miniterm A B) and 23, 24 (for the miniterm A B) are respectively series biased between the most positive source, here +V, at terminal 25 and the output connection 26. Each of these P-channel devices has its N type substrate brought to the most positive potential (in that case, +V). Симметрично, N-канальные МОП-транзисторы, а именно 27, 28 (для минитерминала AB) и 29, 30 (для минитерминала AB), соответственно, имеют последовательное смещение между источником самого отрицательного напряжения (в этом случае земля 31) и выходом. соединение 26, которое выдает результаты. Каждое из этих N-канальных устройств (области 15 для структуры 10, показанной на фиг. 1) имеет свою подложку, подведенную к самому отрицательному потенциалу (в данном случае к земле). Symmetrically, the N-channel MOSFET devices, namely 27, 28 (for the miniterm A B) and 29, 30 (for the miniterm A B) are respectively series biased between the most negative voltage source (in that case, ground 31) and the output connection 26 which produces the results. Each of these N-channel devices (areas 15 for the structure 10 shown in FIG. 1) has its substrate brought to the most negative potential (in that case, ground). Схема исключающего ИЛИ, показанная на фиг. 2b нельзя упростить. Следует отметить, что для получения требуемой функции «исключающее ИЛИ» необходимо иметь не только логические входы А и В, но и входы А и В. Следовательно, последние необходимо создавать независимо, например, составив использование двух инверторных схем типа, показанного на фиг. 2в. Этот хорошо известный инвертор включает в себя два взаимодополняющих P- и N-канальных МОП-транзисторов 32, 33 соответственно, последовательно соединенных между +V и землей; эта схема заставляет логический выход 0 на клемме 35 соответствовать логическому входу 0 на клемме 34. Таблица истинности этой схемы показана на фиг. 2д. Работу можно кратко объяснить следующим образом: когда на вход 34 подается логическая 1 (что, например, соответствует потенциалу +V), N-канальный МОП-транзистор 33 становится проводящим, а Р-канальный МОП-транзистор 32 - нет. -проведение. Поэтому выход подводится к наинизшему потенциалу, здесь земля, т. е. к логическому нулю через MOSFET 33. The Exclusive OR circuit shown in FIG. 2b cannot be simplified. It should be noted that, in order to obtain the required Exclusive OR function, it is necessary to have not only logic inputs A and B but also inputs A and B. The latter, therefore, must be produced independently, for instance, by making use of two inverter circuits, of the type shown in FIG. 2c. This well known inverter includes two complementary P and N-channel MOSFET's 32, 33 respectively, series connected between +V and ground; this circuit causes logic output 0 at terminal 35 to correspond to logic input 0 at terminal 34. The truth table of this circuit is shown in FIG. 2d. The operation can be briefly explained as follows: when a logic 1 is applied to input terminal 34, (which, for instance, corresponds to potential +V), the N-channel MOSFET 33 is made conducting while P-channel MOSFET 32 is non-conducting. Therefore, the output is brought to the lowest potential, here, ground, i.e., to logic zero through MOSFET 33. Симметричным образом, когда на вход подается низкий уровень (земля), т.е. логический ноль, высокий уровень, т.е. потенциал +V, возвращается к выходной клемме через МОП-транзистор 32, который становится проводящим, в то время как МОП-транзистор 33 открыт. непроводящий. Реализация двух инверторов такого типа позволила бы довести количество необходимых базовых устройств до 12. Хорошо известен тот факт, что сокращение количества устройств, необходимых для получения определенной логической функции, представляет большой интерес, поскольку полученное таким образом сокращение пространства позволяет иметь микросхемы с более высокой плотностью. In a symmetrical manner, when a low level (ground) i.e., logic zero, is applied to the input, the high level, i.e., potential +V, is brought back to the output terminal, through MOSFET 32 made conducting while MOSFET 33 is non-conducting. The implementation of two inverters of such a type would bring the number of the necessary basic devices, to 12. It is a well known fact that the reduction of the number of the devices necessary to obtain a determined logic function, is of high interest since the so obtained reduction of space makes it possible to have chips with higher densities. ИНЖИР. 3 является примером схемы «исключающее ИЛИ» в соответствии с принципами этого изобретения. Базовая структура исключающего ИЛИ на фиг. 2b сохраняется, и, следовательно, одни и те же элементы имеют одинаковые ссылки. Таким образом, между +V (клемма 25) и выходным соединением 26 все еще есть две пары P-канальных МОП-транзисторов 21, 22 и 23, 24, а между землей (клемма 31) и выходным соединением 26 две пары N-. канал MOSFET 27, 28 и 29, 30. Подложки N-типа подключаются к +V, тогда как подложки P-типа подключаются к земле, как показано ранее. Количество устройств уменьшается за счет подачи питания на инверторы, которые обычно требуются для получения логических входов А и В от ранее существовавших устройств в базовой структуре, в которой они обычно используются. Например, пара P-канальных МОП-транзисторов 21, 22, которые создают на выходе минитерм AB, будет частично использоваться для создания логического входа A. Как показано на фиг. 3, N-канальный МОП-транзистор 36 смонтирован на инверторе с P-канальным МОП-транзистором 21. FIG. 3 is an example of the Exclusive OR circuit according to the principles of this invention. The basic Exclusive OR structure of FIG. 2b is maintained, and, therefore, the same elements have the same references. Thus, between +V (terminal 25) and the output connection 26, there are still two pairs of P-channel MOSFET's 21, 22 and 23, 24 and between ground (termial 31) and the output connection 26, two pairs of N-channel MOSFET's 27, 28 and 29, 30. The N type substrates are connected to +V whereas the P type substrates are connected to ground as seen previously. The number of the devices is reduced by energizing the inverters which are normally required to produce logic inputs A and B from pre-existing devices in the basic structure wherein they are normally utilized. For instance, the pair of P-channel MOSFET's 21, 22, which produces miniterm A B at the output, will be partially utilized to produce logic input A. As shown in FIG. 3, an N-channel MOSFET 36 is inverter mounted with P-channel MOSFET 21. Исток и сток МОП-транзистора 36 подключены к земле и стоку МОП-транзистора 21 соответственно. Два электрода затвора собраны вместе и подключены к их логическому входу A. Таким образом, узел 37 формирует вход A, который используется для параллельного управления электродами затвора полевых МОП-транзисторов 24 и 29. Аналогичным образом другой N-канальный полевой МОП-транзистор 28 монтируется в инверторе с МОП-транзисторным транзистором 23. Два электрода затвора соединены вместе с входом B, а логический вход B, который питает МОП-транзисторы 22 и 30, получается на линии, соединяющей стоки. Таким образом, получается логическая схема 39 «исключающее ИЛИ» с двумя входами А и В, обозначенными цифрами 40 и 41 соответственно, которая включает в себя 10 основных устройств; четыре P-канальных MOSFET и шесть N-канальных MOSFET. The source and drain of MOSFET 36 are connected to ground and to the drain of MOSFET 21, respectively. The two gate electrodes are gathered together and are connected to their logic input A. Node 37, therefore, produces input A which is utilized to drive in parallel the gate electrodes of MOSFET's 24 and 29. In a similar manner, another N-channel MOSFET 28 is inverter mounted with MOSFET 23. The two gate electrodes are connected together to input B, and logic input B which feeds MOSFET's 22 and 30, is obtained on the line connecting the drains. Thus, an Exclusive OR logic circuit 39 with two inputs A and B designated by 40 and 41, respectively, is obtained which includes 10 basic devices; four P-channel MOSFET's and six N-channel MOSFET's. При работе двоичная единица определяется как потенциал, соответствующий +V, а двоичный ноль определяется как потенциал, соответствующий земле. Когда входные сигналы A и B представляют собой двоичные единицы, все ветви мостовой схемы, показанной на фиг. 3 являются непроводящими, за исключением второй ветви, содержащей устройства 27 и 28, и пятой и шестой ветви, содержащей устройства 36 и 38 соответственно. Выходной сигнал, появляющийся на линии 26, находится на уровне земли, что указывает на двоичный ноль, поскольку к линии подключены только вторая ветвь или устройства 27 и 28. Когда входные сигналы A и B представляют собой двоичные нули, все ветви мостовой схемы непроводящие, кроме четвертой ветви, включающей устройства 29 и 30. Сигнал, появляющийся на линии 26, находится на уровне земли, что указывает на двоичный ноль. Таким образом, одинаковые входные сигналы генерируют одинаковый выходной или двоичный нулевой сигнал. Когда сигналы А и В равны двоичной единице и нулю соответственно, все ветви мостовой схемы непроводящие, за исключением третьей ветви, содержащей устройства 23 и 24, и пятой ветви, содержащей устройство 36. In operation, a binary 1 shall be defined as a potential corresponding to +V and a binary zero shall be defined as a potential corresponding to ground. When A and B input signals are binary 1's, all legs of the bridge circuit shown in FIG. 3 are non-conducting except for the second leg comprising devices 27 and 28 and the fifth and sixth legs comprising devices 36 and 38, respectively. The output signal appearing on the line 26 is at ground level indicative of a binary zero since only the second leg or devices 27 and 28 are connected to the line. When A and B input signals are binary zeros, all legs of the bridge circuit are non-conducting except the fourth leg comprising the devices 29 and 30. The signal appearing on the line 26 is at ground level indicative of a binary zero. Thus, like input signals generate the same output or binary zero signal. When the A and B signals are binary 1 and zero, respectively, all legs of the bridge circuit are non-conducting except the third leg comprising the devices 23 and 24 and the fifth leg comprising the device 36. Выходной сигнал, появляющийся в строке 26, имеет потенциал +V, что указывает на двоичную 1, поскольку выходная линия подключена только к третьему плечу. Точно так же, когда входные сигналы A и B представляют собой двоичные ноль и 1 соответственно, все ветви мостовой схемы непроводят, кроме первой и шестой ветвей. Выходной сигнал, появляющийся на линии 26, имеет потенциал +V, что указывает на двоичную 1, поскольку линия подключена только к первому плечу. Таким образом, в отличие от двоичных входных сигналов генерируется двоичный сигнал 1, который в сочетании с двоичным нулевым сигналом для подобных двоичных входных сигналов определяет функцию исключающего ИЛИ. The output signal appearing on line 26 is at +V potential indicative of a binary 1 since the output line is only connected to the third leg. Similarly, when the A and B input signals are binary zero and 1, respectively, all legs of the bridge circuit are non-conducting except the first and sixth legs. The output signal appearing on line 26 is at +V potential indicative of a binary 1 since the line is only connected to the first leg. Thus, unlike binary input signals generate a binary 1 signal which when combined with the binary zero signal for like binary input signals defines the Exclusive OR function. Следует отметить, что полученная таким образом схема идеально симметрична относительно положения MOSFET-устройств, что является преимуществом для интеграции в микросхему. Кроме того, следует отметить, что различные модификации, сделанные в основной схеме и в соответствии с принципами этого изобретения, приводят к изменениям. Например, вместо дополнительных MOSFET 36 и 38 в базовую схему можно добавить два P-канальных MOSFET соответственно, установленных между +V и стоками MOSFET 28 и 30. Наконец, можно также предусмотреть смешанное решение, состоящее, например, в сохранении инвертора 21-36 и формировании другого инвертора с одним P-канальным MOSFET, связанным с N-канальным MOSFET 30. Это последнее расположение требует пяти дополнительных пар полевых МОП-транзисторов. Выбор между этими различными устройствами может быть сделан с учетом того, что N-канальный MOSFET более выгоден с точки зрения скорости переключения (подвижность электронов примерно в три раза больше, чем у дырок), но имеет недостаток потреблять больше энергии в установившемся режиме (в этом случае потребляемая мощность является функцией тока утечки исток-сток, который более важен для N-канальных MOSFET, чем для P-канальных MOSFET). It should be noted that the so obtained circuit is perfectly symmetrical as to the position of the MOSFET devices which is an advantage for integration in a chip. Besides, it should be remarked that various modifications made in the basic circuit and in conformity with the teaching of this invention, bring about variations. For instance, two P-channel MOSFET's respectively mounted between +V and the drains of MOSFET's 28 and 30, can be added to the basic circuit instead of the additional MOSFET's 36 and 38. Finally, a mixed solution can also be envisaged which consists in maintaining, for instance, inverter 21-36 and forming another inverter with one P-channel MOSFET associated with the N-channel MOSFET 30. This last arrangement necessitates five complementary pairs of MOSFET's. The choice between these various facilities can be made while bearing in mind that an N-channel MOSFET is more advantageous from the switching rate point of view (the mobility of the electrons is about three times more than that of the holes) but has a drawback to consume more power in the steady state (in that case, the consumed power is a function of the source-drain leakage current which is more important in the N-channel MOSFET's than in the P-channel MOSFET's). С другой стороны, это упрощенное расположение, которое уменьшает количество необходимых устройств до 10, стало возможным, поскольку +V не может быть напрямую подключен к земле. В самом деле, если бы эта операция переключения была невозможна в базовой схеме, то условие AB = 1 (ветвь, образованная полевыми МОП-транзисторами 21, 22) и AB = 1 (ветвь, образованная полевыми МОП-транзисторами 29, 30), например, не может быть достигнута одновременно. Кроме того, через ветви 21, 36 и 23, 38 нельзя создать короткое замыкание, поскольку в этих инверторах одно устройство выполнено проводящим, а другое - непроводящим. On the other hand, this simplified arrangement which reduces the number of the necessary devices, to 10 is made possible for +V cannot be directly connected to ground. Indeed, should this switching operation be impossible in the basic circuit, the condition A B = 1 (branch formed of MOSFET's 21, 22) and A B = 1 (branch formed of MOSFET's 29, 30), for instance, cannot be obtained simultaneously. Also, no short circuit can be created through branches 21, 36 and 23, 38 since, in these inverters, a single device is made conducting while the other one is non-conducting. Хотя изобретение было конкретно показано и описано со ссылкой на его предпочтительные варианты осуществления, специалистам в данной области техники будет понятно, что вышеизложенные и другие изменения в форме и деталях могут быть внесены в него без отклонения от сущности и объема настоящего изобретения. изобретение. While the invention has been particularly shown and described with reference to the preferred embodiments thereof, it will be understood by those skilled in the art that the foregoing and other changes in form and details may be made therein without departing from the spirit and scope of the invention.

Please, introduce the following text in the box below Correction Editorclose Original text: English Translation: Russian

Select words from original text Provide better translation for these words

Correct the proposed translation (optional) SubmitCancel