3.2.5. Совместная работа мультиплексора и демультиплексора

Если требуется передавать информацию с одного из устройств одной группы на устройство, принадлежащее к другой группе, то можно выходы устройств первой группы подключить к входам мультиплексора, а входы устройств второй группы – к выходам демультиплексора и соединить выход мультиплексора с входом демультиплексора (рис. 3.16).

Рис. 3.16. Схема коммутирующего устройства

Адреса входов мультиплексора и выходов демультиплексора указаны рядом с входами (выходами). Теперь, если задать адрес входа мультиплексора (например, – для входа D₁ рассматриваемого примера) и адрес выхода демультиплексора (например, – для выхода Q₂), то информация с входа D₁ (и, соответственно, с подключенного к нему устройства) будет поступать на выход Q₂ (и к подключенному к нему устройству). Такое устройство переключает (коммутирует) устройства и называется коммутирующим.

3.3. Сумматоры, алу и матричные умножители

Сумматор – это устройство, в котором происходит суммирование цифровых кодов двух двоичных чисел. Сами числа (слагаемые) могут храниться в других устройствах (например, регистрах), в которых они накапливаются перед суммированием. Результат суммирования записывается в регистр суммы.

3.3.1. Одноразрядный сумматор

Суммирование двоичных чисел, как и десятичных, производится поразрядно, начиная с цифры младшего разряда. При этом в каждом разряде происходит суммирование трех цифр: двух цифр слагаемых данного разряда и одной цифры переноса из младшего разряда, например:

	0 1 1 1 0 0	переносы
+	1 0 1 0 1 0 0 0 1 1 1 0	1 слагаемое 2 слагаемое
	1 1 1 0 0 0	сумма

Устройство, в котором производится суммирование двух двоичных цифр одного разряда, называют полусумматором. На вход полусумматора подаются две цифры одного разряда слагаемых, в результате их суммирования получаются также две цифры: сумма цифр одного разряда S_i и перенос в старший разряд p_i+1.

Работа полусумматора представлена в таблице 3.11. Буквами a_i и b_i обозначены цифры слагаемых, являющиеся входами.

Работа

полусумматора Таблица 3.11

Входы		Выходы
ai	bi	p i+1	Si
0 0 1 1	0 1 0 1	0 0 0 1	0 1 1 0

На основании таблицы 3.11 можно записать систему описывающих работу полусумматора логических выражений в СДНФ:

Построить схему такого устройства несложно. Условное графическое обозначение полусумматора приведено на рис. 3.17.

Так как в каждом разряде кроме цифр слагаемых участвует и цифра переноса из младшего разряда, то в одноразрядном сумматоре должны быть три входа, на которые подаются цифры слагаемых данного разряда a_i, b_i и перенос из младшего разряда p_i. Сумматор должен иметь и два выхода: перенос в старший разряд p_i+1 и сумма S_i цифр данного разряда (рис. 3.18).

Работа сумматора описывается более сложной, по сравнению с полусумматором, таблицей 3.12. Из таблицы 3.12 получается следующая система логических выражений для выходов p_i и S_i:

Рис.3.17. Обозначение Рис.3.18. Обозначение

полусумматора сумматора

Входы			Выходы
ai	bi	pi	pi+1	Si
0 1 0 1 0 1 0 1	0 0 1 1 0 0 1 1	0 0 0 0 1 1 1 1	0 0 0 1 0 1 1 1	0 1 1 0 1 0 0 1

Работа

сумматора Таблица 3.12

.

Ее можно упрощать и преобразовывать к разным базисам.

Например, минимизируя выражение для выхода p_i+1, получим:

.

После преобразования ее можно представить в виде:

.

Логическая схема одноразрядного сумматора на основании последней системы представлена на рис. 3.19.

Рис. 3.19. Схема одноразрядного сумматора

Суммирование многоразрядных двоичных чисел производится в многоразрядных сумматорах последовательного или параллельного действия.