Построение схемы
2.1. Блок, задающий тактовый сигнал
Рис. 2 Схема блока, задающего тактовый сигнал
Данный блок делит заданную частоту пополам. D-триггер записывает число на входе D по фронту лог.1 тактового сигнала и выдает его на выходе Q. В первый момент времени триггер записывает в себя лог.0, далее последующему фронту он записывает в себя лог.1, т.к. на вход D подается инвертированный при помощи ЛЭ НЕ логический уровень с Q.
Из-за того что запись в D-триггер происходит по фронту тактового сигнала, заданная частота 2кГц делится пополам. Полученный сигнал в 1кГц был сделан тактовым для всей остальной схемы.
2.2. Блок обработки входного сигнала
Рис. 3 Схема блока обработки входного сигнала
Входной сигнал с 16-ти позиционного галетного переключателя инвертируется и попадает каскад из D-триггеров 74377 для подавления дребезга контактов. Далее он приходит на каскад из двух 3-х битных шифраторов 74148, входы и выходы которого являются инверсными. Шифратор осуществляет преобразование позиционного кода в двоичный. Подача управляющего сигнала на один из входов приводит к появлению на выходе 4-х разрядного двоичного числа, соответствующего номеру входа.
Подробнее разберем каскадирование шифраторов. Оно происходит при помощи подключения входа EN одного шифратора к EON второго. Первый шифратор выдает числа от 0 до 7, второй от 8 до 15. Возьмем, например, число 9, поданное в инвертированном состоянии на шифратор. У первого шифратора на выходе будут все лог.1, у второго лог.0 будет на 1-ом бите (выход A0N) и на 4-ом, который выдоится помощью выхода GSN. Лог.0 второго шифратора и лог.1 с первого с выходов A0N приходят на ЛЭ 2И-НЕ и в итоге дают лог.1. Инвертированный 0 с выхода GSN лог.1, 2-ой и 3-ий бит на выходе ЛЭ 2И-НЕ дадут лог.0. В итоге на выходе шины NUM[3..0] получится число 9 в двоичном коде- 1001.
Далее число с шины NUM[3..0] поступает на делитель частоты. В свою очередь, он будет задавать размер одной клетки по оси времени на временной диаграмме.
2.3. Программируемый делитель частоты
Рис. 4 Схема программируемого делителя частоты
Программируемый делитель частоты состоит из счетчика 74163 и компаратора 7485. 4-х битное число с шины NUM[3..0] поступает на входы A 3..0 компаратора. На входы B 3..0 так же приходит 4-х битое число с шины Q[3..0] счетчика, который считает количество импульсов тактового сигнала CLK. Компаратор сравнивает эти числа, и выдает лог.1 на выходе AEOB. Этот сигнал на выходе компаратора был назван CKE, он идет на вход сброса CLRN счетчика. А также на счетчик клеток.
В итоге получается, что в зависимости от положения галетного переключателя, делитель частоты на выходе CKE генерирует сигнал с необходимым периодом от 1 до 16 мс.
2.4. Счетчик клеток
Рис. 5 Схема счетчика клеток
На основе счетчика 74163, был построен счетчик клеток. Клетки на временной диаграмме задают время включения/выключения фаз шагового двигателя. Из тактовой диаграммы в задании видно, что 4-е импульса в сумме должны идти 12 клеток, т.е. счетчик должен считать от 0 до 11. Микросхема 74163 считает количество импульсов сигнала CKE, которые подаются на вход разрешения работы ENT+ENP. Коэффициент пересчета счетчика ограничивается 11 при помощи элемента 4И-НЕ, когда на 0, 1, 3 битах и CKE лог.1, то счетчик сбрасывается. Далее число с шины CNT[3..0] счетчика клеток поступает на блок управления фазами шагового двигателя.