Задание
Я сделал 4-х битный шифратор с помощью каскадирования двух 3-х битных, который преобразует лог 1 с галетного переключателя в двоичный код на входе. Все входные и выходные сигналы идут через НЕ, потому что шифратор инверсный, работает при подаче лог.0. Д-триггеры нужны для подавления дребезга.
Заданную частоту в 2кГц поделил пополам D триггером и сделал полученный тактовым сигналом для всей схемы.
Затем собрал схему, которая сравнивает помощью компаратора сигнал с шины шифратора и число со счетчика, который считает тактовые импульсы до тез пор, пока число на счетчике не станет равным числу на шине шифратора. Сигнал СКЕ идет на обнуление счётчика и на разрешение записи в регистр из Д-триггеров с разрешением, а также на модуль генерации лог.1- 1период и лог.0 – 3периода. Д-триггер компаратора на выходе нужен для устранения ложных срабатываний.
СКЕ приходит на модуль для генерации лог.1- 1период и лог.0 – 3периода для записи в сдвиговый регистр. Счетчик считает количество импульсов с СКЕ, а потом компаратор сравнивает его с 3, при равенстве он выдает лог единицу. Полученная последовательность идет на сдвиговый регистр.
Данные с выхода OFF приходят на сдвиговый регистр и записываются, когда на разрешающем входе CKE лог.1. В итоге получается, что откуда-то берется лишняя 1мс.
